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`timescale1ns/1psmodulepulseturn( clk, reset_n, in, out); input clk; input in; input reset_n; output reg out; reg[7:0] cnt; reg[1:0]data_in; assignpos_edge=~data_in[1]&data_in[0]; assignneg_edge=data

第一步：Makefile仿真命令one：ncverilog+access+rwc+nc64bit+loadvpi=finesim.so:finesim_startup-frun.f第二步：环境结构（1）以模拟为顶层，顾名思义是把CDL网表中某一个模块替换为数字的function，其余全是CDL，以上图为例，把其中inv替换为数字的function。（2）需要文件：testben

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SystemVerilogAssertions系统的行为可以写成一个assertion，该assertion在任何时候都应该为真。因此，assertion用于验证定义为属性的系统的行为，也可用于功能覆盖。Whatareproperitiesofadesign?如果assertion检查的设计属性未按预期方式运行，则assertion将失败。例如，假设设

1.算法仿真效果vivado2019.2仿真结果如下：   输出正弦，并改变幅度，频率等。   输出方波，并改变幅度，频率等。   输出锯齿波，并改变幅度，频率等。   输出三角波，并改变幅度，频率等。 2.算法涉及理论知识概要       DDS（DirectDigitalSynthesis

WhatisaVerilogTestbench?AVerilogTestbenchisasimulationenvironmentusedtoverifythefunctionalityandcorrectnessofadigitaldesigndescribedintheVeriloghardwaredescriptionlanguage(HDL).Thepurposeofatestbenchistoprovideaway

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内容module/block有100个feature,验证需要有1000个test,需要有计划，按照节点进行验证策略验证RTLcode和designspec一致性资源：VCSlicense/磁盘空间验证内容：功能验证验证结束-testpass/coverage验证进度验证计划内容验证的功能点和testcase是验证计划中最重

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1、assignassign为连续赋值语句，通常用于组合逻辑电路，例如：assignled_out=(key_in==0)?a:b;2、timescale例如：`timescale1ns/1ps定义了一个仿真精度。'1ns'为仿真步进，例如设置100的延时'#100'，则实际延时100*1ns。'1ps'为仿真精度，设定延时，可以精确到小数点后两位，例

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