vivado仿真（无testbench）
实现步骤
- 新建一个工程并添加自己编写的Verilog文件
添加后vivado会自动识别文件中的module
- 创建block design文件，添加模块
添加前可能会有以下警告，等待一段时间即可。
- 再次右键，点击Add IP，添加以下模块
双击此模块可以设定各种参数
- 运行自动连线，选择上面添加的时钟源
- 在悬空的引脚上右键，选中以下选项，创建端口
- 在左侧source栏中，在1处右键，选择2处选项，将bd文件转化为.v文件
- 在生成的新文件上右键，将其设置为top文件
- 运行仿真，可以看到仿真结果
总结
添加simulation clock模块后如果进行RTL分析和综合的话会报错，目测可能是因为该模块只能用来行为级仿真。
由于本人刚刚入门使用vivado，很多操作不甚熟悉，如有错误欢迎指正。
标签：仿真,文件,vivado,添加,右键,模块,testbench From： https://www.cnblogs.com/sawen/p/17855364.html