大家好,欢迎来到今天的总线学习时间!如果你对电子设计、特别是FPGA和SoC设计感兴趣，那你绝对不能错过我们今天的主角——AXI4总线。作为ARM公司AMBA总线家族中的佼佼者，AXI4以其高性能和高度可扩展性，成为了现代电子系统中不可或缺的通信桥梁。
上一课时我们了解到AXI4有五大独立通道，对他们有了初步的认识，这一课时我们再深入的了解下AXI的基础事务，进一步加深认识。
这里会有一系列的课程，和大家分享AMBA总线家族，欢迎大家一起学习，收藏点赞。
系列文章
【总线】设计fpga系统时，为什么要使用总线？-CSDN博客
【总线】AMBA总线家族的明星成员：AXI协议简介-CSDN博客
【总线】AXI4第一课时：揭秘AXI4总线的五大独立通道-CSDN博客
【总线】AXI4第二课时：深入AXI4总线的基础事务-CSDN博客
- 回顾5个通道，每一个AXI传输通道都是单方向的
- 读地址 read address
- 读数据 read data
- 写地址 write address
- 写数据 write data
- 写回复 write response
- 每个事务都有地址和控制信息在地址通道（ address channel）中，用来描述被传输数据的性质。
- 读事务的结构图如下。
- 写事务的结构图如下
- 这 5 条独立的通道都包含一个信息信号和一个双路的 VALD、 READY 握手机制。
- 信息源通过 VALID 信号来指示通道中的数据和控制信息什么时候有效。目地源用READY 信号来表示何时能够接收数据。 读数据和写数据通道都包括一个LAST 信号，用来指明一个事物传输的最后一个数据。
- 读和写事务都有他们自己的地址通道，这地址通道携带着传输事务所必须的地址和信息。
- 读数据通道传送着从设备到主机的读数据和读响应信息。读响应信息指明读事务的完成状态。
- 写数据通路传送着主机向设备的写数据。每八个数据都会有一个 byte lane ，用来指明数据总线上面的哪些 byte 有效。写响应通道提供了设备响应写事务的一种方式。这完成信号每一次突发式读写会产生一个。
- 主机和设备的接口和互联图如下。
- 传输地址信息和数据都是在 VALID 和 READY 同时为高时有效。
- 突发式读的时序图如下
当地址出现在地址总线后， 传输的数据将出现在读数据通道上。 设备保持 VALID为低直到读数据有效。为了表明一次突发式读写的完成，设备用 RLAST 信号来表示最后一个被传输的数据。
- 重叠突发式读时序图如下
设备会在第一次突发式读完成后处理第二次突发式读数据。也就意味着，主机一开始传送了两个地址给设备。 设备在完全处理完第一个地址的数据之后才开始处理第二个地址的数据。
- 突发式写时序图如下
这一过程的开始时，主机发送地址和控制信息到写地址通道中，然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时， WLAST 信号就变为高。当设备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。
- AXI 协议支持乱序传输。他给每一个通过接口的事务一个 IDtag。协议要求相同 ID tag 的事务必须有序完成，而不同 ID tag 可以乱序完成。