8.4.1全数字锁相环介绍随着CMOS工艺的演进，数字电路的尺寸得到不断的微缩，工作电压不断的降低，这使得模拟PLL受到了许多挑战，如环路滤波器中无源器件尺寸庞大，即使在更先进的CMOS工艺下也无法缩小，如果改为片外器件又会引入额外噪声，并增加pad需求和PCB面积，如下图所示，一个典型的模拟PLL

8.3.2PLL中的抖动与相位噪声在PLL中有若干种抖动源，具体来说包括：输入参考的抖动\(\phi_{in}\)VCO中的抖动环路滤波器产生的噪声分频器产生的噪声由于任何实际PLL中的抖动都相对较小，因此分析其在环路中和环路内的传播可以使用线性小信号模型。上面列出的噪声源出现在环路的

GD32官方提供的固件库中使用的晶振配置一般为8M或25M，如果读者使用其他频率的晶振如何修改配置呢？本文为大家讲解如何修改。以GD32F303为例，官方固件库中的晶振及时钟配置代码如下，改配置代码为使用外部8M晶振倍频到120M时钟。C/*useHXTAL(XDseriesCK_HXTAL=8M,CLseries

【基本信息】要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。芯片型号：cycloneⅣEP4CE10F17C8平台工具：QuartusII15.0(64-bit)、ModelsimSE-6410.4【PLL_IP核简介】IP核：ASIC或FPGA中预先设计好具有某种功能的电路模块，参

前言在嵌入式系统开发中，时钟的配置是至关重要的一环，它直接影响着系统的稳定性和性能。而在STM32微控制器中，时钟的配置又是基于RCC（ResetandClockControl）模块实现的。今天，我们就来揭开STM32中RCC模块的神秘面纱，探讨如何使用HSE（HighSpeedExternal）和HSI（HighSpeedInternal）时

FPGADevelopNote———PLL主要尝试调用下这个ip核，进行了一个很小的例子。翻了个很傻的错误，但是毕竟也耽搁了自己好长时间，所以在这里记录下。流程IP-catalog->Search(sthrelatedlikeclock)SelectIPcatalogyouwantandconfigureit.Z7-lite的晶振为50M配置

一、STM32F4的时钟树  其中，A部分表示输入时钟源，可分为外部时钟源和内部时钟源；B为锁相环“PLL”；C为系统时钟源选择器，此项决定了MCU的系统主时钟“SYSCLK”的大小；AHB预分频器将SYSCLK分频或不分频后分发给其它外设进行处理，包括到D部分的Cortex-M内核系统的

symsw1wpttheta_pllfai_vpfai_vnV1VpVn%直流分量Vd_dc=simplify((2/3)*V1*cos(w1*t)*cos(theta_pll)...+(2/3)*V1*cos(w1*t-2*pi/3)*cos(theta_pll-2*pi/3)...+(2/3)*V1*cos(w1*t+2*pi/3)*cos(theta_pll+2*pi/3))%正序分量**Vd_p=simplify((2/3)*Vp*cos(w

STM32使用cubemx生成代码的系统时钟频率配置当使用cubemx软件自动生成hal库代码时，我们在可视化界面配置的系统时钟频率会通过SystemClock_Config()函数进行配置。如下图所示：下面则是cubemx中可视化界面配置时钟频率的页面。使用了外部高速时钟HSE当做时钟源，随后对外部高速时钟

一，前言openocd+stlink的vscode远程gdb调试环境搭建完成了，那么用吧，串口也不连接了。用自带的configs/stm32f429-discovery_defconfig进行的编译，然后就直接调试了。二，问题记录问题1：board_init_f进入fdt初始化就进入hang。答：因为fdt是分离的但是我并没有下载到某个地址，于是先配置为嵌

20231026P5537【XR-3】系统设计题解-哈希+线段树二分这个东西怎么会和哈希有关？！直接寄。Statement这个系统首先需要输入一棵\(n\)个点的有根树和一个长度为\(m\)的序列\(a\)，接下来需要实现\(q\)个操作。操作分两种：1xlr表示设定起点为有根树的节点\(x\)，接下来

载波频率检测环PLLFrequencyDetector，锁定输入端可能有噪声的参考载波，并输出该频率的估计值，一般用于FM解调。实现原理内部实现参考《SDR中的锁相环原理及实现》，当PLL稳定后，环路滤波器中每个时刻的频率(out_i)就是检测到的频率。

载波恢复环PLLCarrierRegeneration、或PLLCarrierrecovery，该PLL锁定输入端的一个可能有噪声的参考载波，并输出一个相位和频率与之对齐的干净信号。实现原理内部实现参考《SDR中的锁相环原理及实现》，当PLL稳定后，NCO输出的结果就是恢复的载波。

DW1000的PLL失锁问题说明​ 许多DW1000用户在研发测试过程中读取芯片状态寄存器时，会发现芯片上述的两个PLL_LL位出现了置位情况。通过阅读旁边的说明可以了解到，该位置位说明PLL出现了失锁情况，芯片运行可能出现了故障。但对于失锁是什么意思，故障要怎么排查，这个故障会影响什么？很

staticvoidSetSysClock(void){/******************************************************************************//*PLL(clockedbyHSE)usedasSystemclocksource*//***********************************************************

支撑某项目FPGA验证，学习开发环境，查阅资料如下：derive_pll_clocks: 时序分析——DerivePLLClocks（生成PLL时钟）-面包板社区(eet-china.com)derive_clock_uncertainty:

RCCclockcontrolregisterRCC_CRRCCclockcontrolregisterRCC时钟控制寄存器RCC_PLLCFGRRCCPLLconfigurationregisterPLL配置寄存器RCC_CFGRRCCclockconfigurationregister时钟配置寄存器RCC_CIRRCCclockinterruptregisterRCC时钟中断寄存器

前言：芯片行业中的IP，一般称为IP(IntellectualProperty)核，是具有知识产权核的集成电路芯核的总称。说白了就是厂家实现的具有特定功能工具，然后我们可以直接调用，就相当于是函数库吧，如果要定制IP核的化是需要氪金的，对于学习来说，免费的就够用啦。在FPGA里，我用的是zynq-7000系列，有一

目录时钟配置时钟配置时钟树系统时钟倍频到168MHzvoidSystemClock_Config(void){RCC_ClkInitTypeDefRCC_ClkInitStruct;RCC_OscInitTypeDefRCC_OscInitStruct;/*EnablePowerControlclock*/__HAL_RCC_PWR_CLK_ENABLE();/*Thevoltage

一、STM32的时钟树二、时钟源  对于STM32F1，输入时钟源（InputClock）主要包括HSI，HSE，LSI，LSE。其中，从时钟频率来分可以分为高速时钟源和低速时钟源，其中HSI、HSE是高速时钟，LSI和LSE是低速时钟。从来源可分为外部时钟源和内部时钟源，外部时钟源就是从外部通过接晶振

 在频谱仪基础（二）讲述了高低中频的选择，对于9kHz到7GHz信号前端处理，我们需要分段进行处理，9kHz到3GHz信号采用高中频的方式，3GHz到7GHz采用低中频的方式直接将信号频谱搬移到低中频。1.9kHz到3GHz信号前端处理在图1所示中，第一个IF设置为3476.4MHz。将输入频率范围从9kHz到3GHz的输

目录1.应用场景主要是I2C\UART\SPI协议2.Cortex-M3MCU成本与工艺选型按照晶圆进行收费，28nm，12寸晶圆，400万美金晶圆是圆形的，die是方形的，会存在浪费productivity-大约是理论数量（晶圆总面积/裸片面积）的50%-60%yield-生产工艺问题导致在晶圆上切出的die存在问题，存在

基于凸极永磁同步电机—高频注入（方波）。转子锁相环PLL，包括两种仿真，含有相对应学习文献，可作为基础学习。ID:8850647862816842

一个同步机无传感滑膜观测器模型加代码，该模型基于28035芯片，采用了典型的smo+pll方案。这段代码是实际应用代码，而不是一般的玩票代码，因此具有较高的可比性（不同于ti例程）。需要注意的是，少数文件中的中文注释可能存在乱码问题。至于m文件，它并没有太多用处，直接运行simulink模型即可。知

一个同步机无传感滑膜观测器模型加代码，该模型基于28035芯片，采用了典型的smo+pll方案。这段代码是实际应用代码，而不是一般的玩票代码，因此具有较高的可比性（不同于ti例程）。需要注意的是，少数文件中的中文注释可能存在乱码问题。至于m文件，它并没有太多用处，直接运行simulink模型即可。知