FPGA Develop Note ——— PLL

主要尝试调用下这个ip核，进行了一个很小的例子。翻了个很傻的错误，但是毕竟也耽搁了自己好长时间，所以在这里记录下。

流程

IP-catalog -> Search (sth related like clock) Select IP catalog you want and configure it.

• Z7-lite 的晶振为50M 配置过程不过多赘述

In Source -> IP Source -> xxIP -> Instantiation Template 参考例化

  clk_wiz_0 instance_name
   (
    // Clock out ports
    .clk_out1(clk_out1),     // output clk_out1
    .clk_out2(clk_out2),     // output clk_out2
    .clk_out3(clk_out3),     // output clk_out3
    .clk_out4(clk_out4),     // output clk_out4
    // Status and control signals
    .reset(reset), // input reset
    .locked(locked),       // output locked
   // Clock in ports
    .clk_in1(clk_in1));      // input clk_in1
// INST_TAG_END ------ End INSTANTIATION Template ---------

• ( )中要填写的内容即要与其连接的内容。不要像我一样傻傻的直接复制粘贴，最后仿真信号一直都是Z(高阻态)。现在回过来看就是笑话，学习的时候太多知其然而不知其所以然了。

编写verilog源文件和TB文件，不过多赘述。

仿真结果如图所示。合理运用Zoom Fit 和 Cursor 来查看波形。

locked 信号拉高之后，锁相环开始输出 4 个稳定的时钟。