开始使用VCLP本节描述了如何开始使用VCLP。本节假设已经拥有该软件的许可证副本，并已将其安装在系统上。本章分为以下几个部分：•前提条件•设置VCLP设计环境•配置消息标签•运行电气签核检查前提条件VCLP需要输入设计的设计RTL（Verilog、VHDL、SVD）、网表（Verilo

有时候我们现有的网表没有带scancell，但我们又想将其变成一个可扫描的网表，就可以用Tessent工具帮助我们实现。 插入扫描链的过程，一般是将电路的时序非扫描单元（如DFF）替换成时序扫描单元（如SDFF），同时添加一些必要的输入输出端口，再将这些时序扫描单元和输入输出端口连接起来，形成了扫

        开始这个话题之前，我们先理解一下什么是反标率？简而言之，就是网表里面定义的net数量和def里面的net数量是否一致。如下图1，如果反标率为100%的话，那么没被反标的net数量应为0。        很多小伙伴这个时候就会问了，网表和def都是同时产生的，网表和def怎么会

程序员群里有个自嘲的说法，“Copy-Paste”是第一生产力，硬件工程师其实也大差不差。将多个来源的原理图拼凑到一起难免会出现位号冲突，有时候又想复用来源图纸的PCB设计，改变位号导入可能之前的器件全部飞了，需要重新Layout，耽误大量时间，不修改位号又没办法导出网表。实在是个头疼的问题

需要的文件和软件器件的SPICE网表文件（后缀为.cir）CadenceVirtuosoLinux端文本编辑器SPICE网表文件有的器件商家可能提供的模型是PSPICE。PSPICE只是CadenceSPB套件的仿真器而已，内核都是SPICE。下载好SPICE器件模型（.cir文件）之后，应该打开看一眼，熟悉一下网表文件的构成。如

有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。这里带大家一起体验一下Vivado的ECO流程，以vivado自带的ExampleDesign为例,直接用TCL命令修改网表，在正常的寄存器路径之间加一级LUT。1

在FPGA工程中，在调试过程中需要插入ila来验证设计的准确性，但一次验证不能达到设计的初衷，需要反复修改ila来定位问题，往往一个大工程编译、布线时间较长，反复定位问题非常耗费时间。xilinx系列的vivado16.4以上版本支持了类似ic设计的ECO功能。1、dcp文件在implement成功后，/xxx.runs

认识和理解IC集成电路可以从多种不同的角度，其中最好最普遍的一种是：抽象层级，即将IC做不同程度的抽象，按照抽象程度从高到底，分别为:系统层算法层寄存器传输层逻辑层电路层每一抽象层级，均可用三种不同的方式去描述，分别为：行为描述物理描述结构描述综合其实就是指从高抽象

Overview最近在github上看到一个AXI示例，非常详细，想看一看学习，作者表示运行需要预装Icarusverilog，虽然三大EDA的仿真软件都玩过，但这个软件我并不熟悉，遂在自己的虚拟机上安装并了解了一些内容IcarusVerilogisnotaimedatbeingasimulatorinthetraditionalsense,buta

在compile之前保存ddc设计文件checkdesign-检查文件的连接性和物理性checkdesign之后可以将未映射的网表写出,如果是几十万级的RTL,如果不写出,设置约束出现问题,更改之后,前面的流程需要重新进行,花费时间checkdesign之后写出未映射的网表,再读入约束,方便进行调整约

Linux基本操作及Gvim基本操作通常使用Linux系统进行设计#创建文件夹mkdirmyprojmkdirdesign_labscp-rf文件路径复制到的路径chmod777文件芯片产品流程综述代码设计-迭代过程综合之后会进行formalcheck,形式验证综合之后会进行初步的STAAPR之后

1      网表数字芯片设计一般将布局布线前的工作称之为数字前端(FrontEnd)设计，而将布局布线之后的工作称为数字后端(BackEnd)设计 Ø  按照芯片后端流程，门级网表主要分为综合网表，DFT网表，PR网表，其中PR网表是包含SDF的最终版网表。Ø  网表验证一般有三种形式：仿真

AD画图，画封装，画symbol，导出网表，导出BOM，allegro画图，画symbol,导出网表，导出BOM。ADS通道仿真HyperlynxSI仿真，链路仿真阻抗计算，叠层计算设计DDR4走线规则serdes走线规则CPU小系统FPGAVerilog设计，SDC约束编写，调试。PCIE,USB走线设计 

PADS应用笔记：如何手动导网表导出网表选择设置->网表生成.asc格式的网表文件导入网表直接在文件->导入中导入网表文件即可。

2023年7月19日晴日程安排七点四十起床可以在八点二十刚好到公司，去买面包当早饭所以耽误了五分钟，八点二十五才开始打卡，所以下午五点半才可以走。今晚有组会，导师肯定会问我上班时什么感受，做好心理准备哈哈哈哈，得知本科舍友找到了百度外包的公司，好厉害，我有机会一定找他取取经，学习

芯片设计全流程（包括每个流程需要用到的工具以及需要参与的工作人员）  设计rtl设计工程师要懂低功耗设计方法，跨时钟域的解决方案，面积，功耗，逻辑综合验证检验rtl级的HDL设计是否实现了Spec需要的功能等；验证工程师要懂设计，能看懂rtl，能够理解设计的各种方法；作为soc验证

参考IC_learner1.DC做了什么对读入的设计（verilog/vhdl/systemverilog）进行翻译，得到统一的格式GTECH。施加各种约束，接近实际电路，这样在库中才能选择更准确地映射器件；对时序和面积进行优化。选择合适工艺库中的器件一一映射。2.做完综合可以得到什么？.ddc包括映射

数模混合设计的LVS流程1.前言最近项目到了验证环节，在做LVS碰到了一些问题。网络上也没有文章给出完整的解决方案，自己试了一下，踩了一些坑之后基本上搞定了这个问题，现记录流程供学习交流。整体流程包括：数字模块单独LVS，模拟模块单独过LVS，数字网表反提原理图，顶层数字symbol处理，原

检查封装在生成网表前要先确认器件封装和实际封装文件是否对应存在如下是之前设计好的封装文件.psm文件打开orcad，和元件属性中的封装内容对比确认一致如果实际封装和

提前设置方便布局与走线导入器件：  

走线，焊盘，动态铜皮显示网络名称。静态铜皮与过孔不能显示网络名称  Z-copy复制一个RouterKeepin区域（允许布线）内缩20mil，拼板与使用过程不会损坏到线Z-copy命令使用，

前端设计一、第一步，明确市场需求，确定产品的功能和性能。 二、第二步，定义芯片的算法和模块（IP核）。 三、第三步，搭建功能模块。用硬件描述语言（HDL）将各个功能模块用代码

IC前端设计（逻辑设计）和后端设计（物理设计）的区分：以设计是否与工艺有关来区分二者；从设计程度上来讲，前端设计的结果就是得到了芯片的门级网表电路。设计中使用的EDA工具如下：1、架

硬件SiPeedTang-Primer-20k开发板点灯[https://wiki.sipeed.com/hardware/zh/tang/tang-primer-20k/examples/led.html]candy1.v//点灯moduleled(inputClo

Verilog 包括：源文件、ip核、综合、仿真（testbench）常用文件和名词 设计文件后缀：.v/.vhd 网表文件后缀：.edn约束文件后缀：.xdc检查点（checkpoint）文件后缀：.dcp 网