• 参考 IC_learner

1. DC做了什么

1. 对读入的设计（verilog/vhdl/system verilog）进行翻译，得到统一的格式GTECH。
2. 施加各种约束，接近实际电路，这样在库中才能选择更准确地映射器件；对时序和面积进行优化。
3. 选择合适工艺库中的器件一一映射。

2. 做完综合可以得到什么？

• .ddc 包括映射的门电路信息与网表、.v格式的网表、延时信息（sdf）、设计约束（sdc）等信息。
• .v 网表，用作后仿真
• .sdf 描述设计网表中单元延迟以及互连线延迟，用作后仿真
• .sdc （??）
• Scan_def.def 扫描链布局信息

3. 电路延迟模型

• 器件延迟
  • NLDM
    • 表格得到的信息是上升下降沿delay的值以及output transition的值。
    • 查找表依照input transition，output load查找。
    • 65nm及更大工艺 准确可靠。
    • 电压源模型，随着连线金属电阻变大，电压源模型失真。
  • CCS
    • 电流源模型，查找表参数依然是input transition，output load。
    • 表中的值不再是定值，而是电流波形。
• 线延迟
  • WLM 线负载模型
    • 设计规模不同，模型不同，不准确
    • 关心线上挂了多少负载，计算RC模型。并不关心线长。
  • Topographical Mode
    • 先用DC跑一版不带物理约束（布局信息）的，得到ddc网表，用于ICC初步布局，吐出物理约束DEF文件，再跑DC综合，得到第二次的ddc网表文件，再给ICC布局布线。
    • dc_shell -topo 模式启动
    • 该模式下需要使用dc_ultra