设计
- rtl
- 设计工程师要懂低功耗设计方法,跨时钟域的解决方案,面积,功耗,逻辑综合
验证
- 检验rtl级的HDL设计是否实现了Spec需要的功能等;
- 验证工程师要懂设计,能看懂rtl,能够理解设计的各种方法;
- 作为soc验证工程师,要了解soc芯片中各个IP的功能。
中端
- 逻辑综合:将描述电路的RTL级HDL转换到门级电路网表netlist的过程;根据该电路性能的要求(限制),在一个由制造商提供的包含众多结构、功能、性能均已知的逻辑元件的单元库的支持下,寻找出一个门级逻辑网络结构的最佳实现方案,形成门级电路网表netlist;
- 会用到synthesis(逻辑综合),formality(形式验证,就是说rtl转为netlist之后,如何保证netlist功能和rtl功能是一致的),STA(静态时序分析,验证门级逻辑网络结构netlist的时序是否正确),DFT等技术
后端
- 布局布线:将门级电路网表(netlist)实现成版图(layout),输出GDSII文件。ARC()
- 版图验证(PV,physical verification):包括DRC和LVS;
- DRC(Design Rule Check,设计规则检查):保证版图的可制造性,保证版图满足芯片制造厂的版图设计规则(Design Rule),不满足规则生产出来就会有问题;
- LVS(Layout Versus Schematic,电路规则检查 ):证明版图与门级电路网表netlist的一致性;
3.
标签:版图,netlist,芯片,rtl,流程,电路,网表,设计 From: https://www.cnblogs.com/skyaha/p/17556125.html