关注 望森FPGA 查看更多FPGA资讯这是望森的第8期分享作者|望森来源|望森FPGA目录1Wire|连线2GND|地线3NOR|或非门4Anothergate|另外的门电路5Twogates|两个门电路6Morelogicgates|更多逻辑门电路77420chip|7420芯片8Trutht

前言    由于开发板教学内容部分，代码涉及到状态机内容，HDLBits题库只刷到了计数器，因此后续3至4天决定继续刷题，刷完状态机和全部HDLBits题库。今天刷完移位寄存器+更多电路，以下是书写的代码。题库Question1：构建一个4位移位寄存器（右移），具有异步复位、同步加载和使能

  前言    今天刷完状态机的2/3，以下是书写的代码。题库1：Lemmings2：        除了向左和向右走之外，如果下面的地面消失，旅鼠还会摔倒（大概会“啊啊！”）。        除了左右行走和撞到时改变方向外，当地面=0时，旅鼠还会摔倒并说“啊！当地面重新出现（地面=1）

Createasetofcounterssuitableforuseasa12-hourclock(witham/pmindicator).Yourcountersareclockedbyafast-running clk,withapulseon ena wheneveryourclockshouldincrement(i.e.,oncepersecond).reset resetstheclockto12:00AM.

算术右移时，移入的是移位寄存器中数字（本例中为q[63]）的符号位，而不是逻辑右移时的零。右移n位，即加入n位符号位。即若符号位为1，在左边补1；若符号位为0，就补0。算术右移的另一种思路是，它假定被移位的数字是带符号的，并保留符号，因此算术右移是右移n位将带符号的数字除以2的n次幂。

`moduletop_module(inputclk,inputx,outputz);reg[2:0]s_cur;reg[2:0]s_nex;//传递状态always@(posedgeclk)begins_cur<=s_nex;end//确定下一状态always@()begincase(s_cur)3'b000:case(x)0:s_nex=3'b100;1:s_nex=3'b111;endcase3�

目录题目代码解法一解法二解法三题目题目链接：Countbcd题目让写一个四位的BCD计数器，可以等价看成0000~9999的计数器，进位规则和我们日常的十进制计数一样。代码解法一通过例化或者修改一位的十进制计数器实现有关ena信号的处理部分，其实是与clk信号无关的；但是，也可以根据clk

本题是一道简单的FSM设计题，题中已经给出了状态转移图，只要求我们输出用于表示状态的3位2进制（y[3:1]）中第2位（y[2]）的次态，这里主要是记录实现该输出的两种思路，且这两种描述思路下的代码在综合时可能会得到两种不同的电路。首先是第一种只采用一条assign语句的描述方法：moduleto

基本逻辑：anda&b与同为1时输出1ora|b或有一个为1输出1xora^b异或ab不同时输出1nand!(a&b)与非notand a与b再取反nor~(a|b)或非a或b再取反xnora~^b同或ab相同时输出1anotba&(!b)a与非b

1moduleConwaylife(2inputclk,3inputload,4input[255:0]data,5outputreg[255:0]q6);78reg[3:0]w,r,c;910always@(posedgeclk)begin11if(load)begin12q<=data;13endelsebegin1

4.验证：读取模拟4.1查找代码中的错误4.1.1多用复路器（2_1_Mux）//Wrongmoduletop_module(inputsel,input[7:0]a,input[7:0]b,outputout);assignout=(~sel&a)|(sel&b);endmodule//Right:out位宽不对，表达式不对moduletop_modul

3电路3.2时序逻辑3.2.2计数器 Count1to10（Decadecounteragain）与上题一样，区别是复位为1moduletop_module(inputclk,inputreset,output[3:0]q);always@(posedgeclk)beginif(reset)q<=4'b0001

HDLBits——Modules：Hierarchy目录HDLBits——Modules：Hierarchy问题19Module将信息连接到端口BypositionByname问题20Connectingportsbyposition(Modulepos)问题21Connectingportsbyname(Modulename)问题22Threemodules(Moduleshift)问题23Modulesandvectors(Mod

3电路3.2时序逻辑3.2.1锁存器与触发器（LatchesandFlip-Flops）CreatecircuitfromtruthtableJK触发器的真值表如下图所示，仅使用D触发器和门电路来实现该JK触发

3电路3.1组合逻辑3.1.4卡诺线路图（KarnaughMaptoCircuit）Kmap1(3-variable)out=a+ab+ac=a&(a^b)&(a^c)=a|b|c moduletop_module(inpu

3电路3.1组合逻辑3.1.1基础门Ringorvibrate（静音）若手机处于震动模式则振动（motor），否则打开铃声（Ringer）assignringer=ring&(~vibrate_mode);assignmotor=ri

2Verilog语言2.5更多特点2.5.4组合for循环翻转输出一个长度为100的向量（使用组合always块）moduletop_module(input[99:0]in,output[99:0]out);

verilog入门(1)第一篇是IC验证的学习路线，作者十分认真，是一篇值得吐血推荐的博文。第一篇——IC前端数字验证导学：https://blog.csdn.net/haojie_duan/article/details/11

出于对FPGA学习巩固的目的，同时也希望能锻炼自己对于Verilog的题目分析，让自己对HDL代码的理解加深，所以想坚持写一下关于HDLbits网站刷题的系列，计划是工作日每日5题目+分析，周

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知识点genvari;generatefor(i=0;i<3;i=i+1)begin:fadd_arrfaddfadd_inst(a[i],b[i],

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知识点always@(*)case(sel)2'b00:beginsout_t=p0;end2'b01:sout_t

知识点无第一次回答moduletop_module(inputx,inputy,outputz);wireaz1,az2,bz1,bz2;AIA1(.x(x),.y(y),.z(az1));AIA2(.x(x),.y