- 2024-08-15VL12 4bit超前进位加法器电路
`timescale1ns/1nsmodulelca_4( input [3:0] A_in , input [3:0] B_in , input C_1 , output wire CO , output wire[3:0]
- 2023-09-14modelsim使用
手动使用写好测试文件挺好理解的放代码看一下就懂了:文件名字为原本代码文件加上_tb`timescale1ns/1ns //精度1nsmodulehuiyidemo_tb;regsclk=0 ;regrst_n=0 ;wire[2:0]test_out;//这个是不需要写的initialbegin #100 //100ns rst_n<=1'b1;endalw
- 2023-09-08sv timescale
timescale1timescale作用`timescale是Verilog中的预编译指令,指定位于它后边的module的时间单位和时间精度,直到遇到新的`timescale指令或者`resetall指令。它的语法如下:`timescaletime_unit/time_precision假如我们延时x个时间单位,那延时的总时间time=x*time_unit,但最后
- 2023-06-25牛客网刷题4
25-2825题输入序列连续的序列检测_牛客题霸_牛客网(nowcoder.com)`timescale1ns/1nsmodulesequence_detect( inputclk, inputrst_n, inputa, outputregmatch );reg[8:0]tmp;//存储always@(posedgeclkornegedgerst_n)beginif(!rst_n)begin
- 2023-06-25牛客网刷题二
牛客网FPGA题库刷题之快速入门题库(一)9~13题14-20没啥用就是看图写,不需要做了第九题题目链接使用子模块实现三输入数的大小比较代码`timescale1ns/1nsmodulemain_mod(inputclk,inputrst_n,input[7:0]a,input[7:0]b,input[7:0]c,output[7:0]d);
- 2023-06-06牛客网刷题一
牛客网FPGA题库刷题之快速入门题库(一)1~8题第一题题目链接:四选一多路器代码:`timescale1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[1:0]sel,output[1:0]mux_out);//*************code***********//reg[1:0]mux_out_tmp;always@(*)begin
- 2023-05-2002-初识Verilog
1.开发环境搭建需要使用的软件:QuartusIIModelSimVisioNotepad++2.初识Verilog2.1VerilogHDL简介VerilogHDL是一种硬件描述语言,以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图\逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能Verilo
- 2023-03-11【牛客】8 企业真题
VL59 根据RTL图编写Verilog程序这题比较简单,照着写就好了。`timescale1ns/1nsmoduleRTL(inputclk,inputrst_n,inputdata_in,outputregda
- 2023-03-07【牛客】7 计数器&存储器&综合
VL50 简易秒表`timescale1ns/1nsmodulecount_module(inputclk,inputrst_n,outputreg[5:0]second,outputreg[5:0]minute);
- 2023-03-05【牛客】6 跨时钟域传输
VL45 异步FIFO很经典的手撕题,这道题要求产生的格雷码要在本时钟域中打一拍,其实不打也没关系。 主要要记住1、bin2gray的方法:右移一位与移位前异或;2、格雷码比
- 2023-02-25【牛客】4 序列检测&时序逻辑
VL25 输入序列连续的序列检测这种题用移位寄存器是最方便的,用状态机会麻烦很多。`timescale1ns/1nsmodulesequence_detect(inputclk,inputrst_n,i
- 2023-02-23【牛客】3 时序逻辑
VL21 根据状态转移表实现时序电路写一个简单的Moore状态机就可以了,太短就懒得写三段式了。`timescale1ns/1nsmoduleseq_circuit(inputA
- 2023-02-20【牛客】1 基础语法
VL1 四选一多路器`timescale1ns/1nsmodulemux4_1(input[1:0]d1,d2,d3,d0,input[1:0]sel,output[1:0]mux_out);//*************code***********//assignmux
- 2023-01-08牛客进阶题目12:重叠序列检测
注意看波形,flag相对于data的输入延迟两拍。也就是在输入1011后,第一拍进行检测,第二拍拉高flag。`timescale1ns/1nsmodulesequence_test2( inputwireclk, inputw
- 2023-01-07牛客进阶题目11:非重叠的序列检测
可以用状态机也可用移位寄存器注意题目给rst的命名不带n后缀,但其实还是下降沿触发`timescale1ns/1nsmodulesequence_test1( inputwireclk, inputwirerst,
- 2023-01-05几个秒之间的对应关系
1、nanosecond1纳秒(1ns)等于一千分之一微秒2、microsecond1微秒(1μs)等于一百万分之一秒3、millisecond1毫秒(1ms)等于一千分之一秒4、kilosecond1千秒(1ks)等于一千秒5、mega
- 2023-01-04牛客进阶题目4:输入序列不连续的序列检测
跟上一题基本类似,多了个valid判定当前输入数据是否有效`timescale1ns/1nsmodulesequence_detect( inputclk, inputrst_n, inputdata, inputdata_valid, outpu
- 2023-01-03牛客进阶题目2:含有无关项的序列检测
跟上一题类似这里有人可能会用到casex,最好别用,有的工具可能不支持`timescale1ns/1nsmodulesequence_detect( inputclk, inputrst_n, inputa, outputregmatch
- 2023-01-03牛客进阶题目1:输入序列连续检测
检测01110001序列,满足序列则拉高match可以用状态机和移位寄存器,懒得画状态转移图,直接用移位寄存器解注意题中match在检测到序列后的下一周期拉高,所以需要延一拍`timesca
- 2022-09-05verilog基础
位宽:在芯片设计中,可以理解位连接的线路,位宽数表示线路数量;芯片内部寄存器:芯片内部由1bit的寄存器组合构成不同位宽寄存器 verilog基础数据类型:wire线网:表