注：几篇关于 CoWoS 封装的合辑，有内容重叠，未整理。
一文读懂先进封装 CoWoS
原创 大 K 向前冲 科技词话 2024 年 06 月 05 日 08:31 广东
CoWoS，全称 Chip on Wafer on Substrate， 翻译过来就是 “芯片在晶圆上，在基板上”。这个定义听起来有些拗口，但简单来说，它是一种先进的封装技术，能够将多个芯片堆叠在一起，然后封装在一个基板上，形成一个紧凑且高效的单元。
当前全球芯片制程工艺已进入 3-5nm 区间， 接近物理极限，先进制程工艺芯片的设计难度、工艺复杂度和开发成本大幅增加， 摩尔定律逐渐失效，半导体行业进入 “后摩尔时代”。
前道中道和后道
在芯片制造领域，前道、中道和后道指的是半导体生产过程中的三个主要阶段，具体如下：
前道（Front-End Manufacturing ）：前道工艺主要涉及晶圆制造，这是在空白的硅片上完成电路加工的过程，包括光刻、刻蚀、薄膜生长、离子注入、清洗、CMP（化学机械抛光）和量测等工艺步骤。这个阶段的目标是在硅片上形成晶体管和其他有源器件，以及多层互连结构。
中道（Middle-End Manufacturing）： 中道是介于晶圆制造和封装测试之间的一个环节，有时也被称作 “Bumping”。它通常指的是在晶圆上形成的凸点（Bumps），这些凸点用于后续的封装过程，使得芯片能够与外部电路连接。中道制造随着高密度芯片需求的增长而变得越来越重要，尤其是在倒装芯片（Flip-Chip）技术中。
后道（Back-End Manufacturing）： 后道工艺主要涉及封装和测试。包括减薄、划片、装片、引线键合、模塑、电镀、切筋 / 成型和终测等步骤。这个阶段的目标是将圆形的硅片切割成单独的芯片颗粒，完成外壳封装，并进行电气测试以确保性能符合标准。
这三个阶段共同构成了完整的半导体制造流程，每个阶段都对最终产品的性能和质量起着至关重要的作用。随着技术的发展，这些阶段的工艺和方法也在不断进步和变化。
CoWoS 封装工艺
目前集成电路前道制程工艺发展受限，但随着大模型和 AIGC 等新兴应用场景的快速发展，科技产业对于芯片性能的要求日益提高，越来越多集成电路企业转向后道先进封装工艺寻求先进技术方案，以确保产品性能的持续提升。2.5D 封装、3D 封装等均被认为属于先进封装范畴。
2.5D 封装： 这种封装方式是将芯片堆叠在中介层之上，通过微小的金属线连接不同的芯片，实现电子信号的整合。
3D 封装： 更进一步，3D 封装技术允许芯片垂直堆叠，这为高性能逻辑芯片和 SoC（System on Chip）的制造提供了可能。
前后道大厂争先布局先进封装，竞争格局较为集中。后摩尔时代，先进制程成本快速提升，一些晶圆代工大厂发展重心正在从过去追求更先进纳米制程，转向封装技术的创新。诸如台积电、英特尔、三星、联电等芯片制造厂商纷纷跨足封装领域。先进封装竞争格局较为集中，全球主要的 6 家厂商，包括 2 家 IDM 厂商 (英特尔、三星)，一家代工厂商 (台积电)，以及全球排名前三的封测厂商 (日月光、Amkor、JCET)，共处理了超过 80% 的先进封装晶圆。
CoWoS 严格来说属于 2.5D 先进封装技术，由 CoW 和 oS 组合而来：先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把 CoW 芯片与基板（Substrate）连接，整合成 CoWoS。核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。 在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连 接，大大提高了互联密度以及数据传输带宽。CoWoS 技术能够提高系统性能、降低功耗、缩小封装尺寸，也为台积电在后续的封装技术保持领先奠定了基础。
CoWoS 三种分类
根据采用的不同的中介层（interposer），台积电把 CoWoS 封装技术分为三种类型 ——CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及 CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
CoWoS-S
最经典的 CoWoS 技术，以硅基板作为中介层 CoWoS-S（Silicon Interposer）。它是 2011 年首次亮相的用硅（Si）衬底作为中介层 的先进封装技术（ chip-on-wafer-on-substrate with silicon interposer），提供广泛的中介层尺寸、HBM 立方体数量和封装尺寸，可以实现大于 2X 的光罩尺寸，中介层集成了领先的 SoC 芯片和四个以上的 HBM2/HBM2E 立方体。在过去，“CoWoS” 一般即指以硅基板作为中介层的先进封装技术。
CoWoS-R（RDL Interposer）
使用有机基板 / 重新布线层（RDL）替代了硅（Si）作为中介层的先进封装技术。CoWoS-R 采用 InFO 技术使用 RDL 作为中介 层并为 chiplets 之间的互连提供服务，特别是在 HBM（高带宽存储器）和 SoC 异构集成中。RDL 中介层由聚合物和铜走线组成，机械灵活性相对较高，这种灵活性增强了 C4 接头的完整性，并允许新封装可以扩大其尺寸以满足更复杂的功能需求。
CoWoS-L
使用小芯片和 RDL 作为中介层，融合 CoWoS-S 和 InFO 技术优点 CoWoS-L（Local Silicon Interconnect and RDL Interposer）是使用小芯 片（chiplet）和 RDL 作为中介层（硅桥）的先进封装技术，结合了 CoWoS-S 和 InFO 技术的优点，具有灵活的集成性。CoWoS-L 使用内插器与 LSI（本地硅互连）芯片进行芯片间互连，以及用于电源和信号传输的 RDL 层，从 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方体开始，并将向前扩展，将包络扩大 到更大的尺寸，以集成更多芯片。
CoWos 是什么？台积电是如何凭借 CoWos 独霸世界？
原创 张海军 傅里叶的猫 2024 年 10 月 22 日 08:08 上海
CoWos 是台积电先进封装技术的专有名词，这一波 AI 浪潮，CoWos 也是关键的推手，可以说没有 CoWos，就没有现在 AI 的发展，也就没有现在如日中天的英伟达。
CoWos 的历史
CoWoS（Chip on Wafer on Substrate）技术的发展可以追溯到大约 15 年前，具体来说，是从台积电（TSMC）开始考虑如何克服摩尔定律即将面临的物理限制时开始的。
2009 年，台积电创始人张忠谋，召回了被称为 “蒋爸” 的蒋尚义回到公司。蒋尚义提出发展先进封装技术的想法，认为随着摩尔定律逐渐接近极限，必须寻找新的发展方向。当时，台积电的晶圆制造技术已经向更小的纳米级发展，但封装技术中的导线宽度却没有相应缩小。因此，蒋尚义认为进入封装领域可以超越现有技术限制。
经过实验，他们发现使用传统封装技术会导致芯片间的数据传输速度损失 40%，而先进封装技术可以弥补这一缺陷。蒋尚义获得了张忠谋的支持，得到了 400 名研发工程师和 1 亿美元的资金投入，开始研发 CoWoS 技术。
起初，由于成本较高，CoWoS 技术并未得到广泛采用，只有 Xilinx 少量订购。面对客户反馈，蒋尚义没有放弃，而是致力于降低成本，要求团队研发更便宜的版本。经过一年的努力，他们推出了改良版的先进封装技术，这也成为他们日后可以打败三星、Intel 的关键因素，随着高性能计算（HPC）和人工智能（AI）领域的需求增长，CoWoS 技术因其高集成度和优异性能而受到越来越多的关注。
CoWos 技术
CoWos 的全称是 Chip on Wafer on Substrate，通过在一个硅中介层（Interposer）上集成多个芯片（处理器和存储器），形成一个高性能的封装解决方案。就是先将芯片通过 Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把 CoW 芯片与基板连接，整合成 CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，透过 Si Interposer 互联，达到了封装体积小，功耗低，引脚少的效果。
CoWoS 工艺流程包含多项步骤，根据中国台湾大学资料，CoWoS 封装流程可大致划分为三个阶段。在第一阶段，将裸片（Die）与中 介层（Interposer）借由微凸块（uBump）进行连接，并通过底部填充（Underfill）保护芯片与中介层的连接处。
在第二阶段，将裸片（Die）与载板（Carrier）相连接，根据艾邦半导 体网，封装基板（载板）是一类用于承载芯片的线路板，属于 PCB 的一个 技术分支，也是核心的半导体封测材料，具有高密度、高精度、高性能、小 型化及轻薄化的特点，可为芯片提供支撑、散热和保护的作用，同时也可为 芯片与 PCB 母板之间提供电气连接及物理支撑。在裸片与载板相连接后， 利用化学抛光技术（CMP）将中介层进行薄化，此步骤目的在于移除中介层 凹陷部分。
在第三阶段，切割晶圆形成芯片，并将芯片连结至封装基板。最后加上 保护封装的环形框和盖板，使用热介面金属（TIM）填补与盖板接合时所产 生的空隙。
可能还是很难理解，简单来说就是我们可以把 CoWos 理解成一种拉近晶片与晶片之间距离进而促进运算效率的技术，网上有一种解释很形象：如果把晶片（处理器和存储器）想象成是一排排大楼，那 CoWos 就是可以把每栋大楼都盖的很近，甚至还有天桥和地下通道连接。这也就可以加速晶片之间的互联效率。而没有 CoWos 之前，每栋大楼独立存在，互联效率非常低。
封装技术的发展
芯片封装由 2D 向 3D 发展，衍生出多种不同的封装技术。在封装技术不断升级迭代的过程中，出现了系统级封装 (SiP) 等新的封装方式。技术实现的方法包括 2.5D 封装 (Interposer、RDL)、3D 封装 (TSV)、倒装 FC (Flip Chip)、 凸块 (Bumping)、晶圆级封装 WLP (Wafer Level Package)、CoWoS (Chip on Wafer on Substrate)、InFO (Integrated Fan-Out)、EMIB (Embedded Multi-die Interconnect Bridge) 等先进封装技术。
CoWoS 是一项 2.5D 多芯 片封装技术，2.5D 封装是一种先进的异构芯片封装，具备低成本、高性能和可靠性 等优势。在 2.5D 封装中，芯片被并排放置在中介层 （interposer）的顶部，通过芯片上微小凸块（uBump）和中介层内的布线来 实现彼此之间的互连。中介层通过硅通孔（TSV）来实现不同层之间的互连， 然后通过锡球（C4）焊接到传统 2D 封装基板上。这种设计架构提供了更高 的集成度和性能，允许多个芯片之间的高速数据传输和资源共享，从而实现 了更强大的计算能力和更高效的能源利用。根据 ASE 官网，2.5D 封装具备 多种优势，其优势主要包括：超高布线密度（L/S：0.4/0.4 微米），超高 I/O 密度（大于 400 µbumps/mm² ）和 I/O 间距可扩展性，支持同构 / 异构存储 器、电源 / 光学器件集成，可嵌入去耦电容或有源器件的中间件，以及出色 的封装可靠性。2.5D 封装在现代微电子技术领域中扮演着至关重要的角色， 并被广泛应用于各种领域，如高性能计算、人工智能、网络通信等。2.5D 架构已与堆叠式内存模块（例如高带宽内存）搭配使用，以进一步提高性能。
CoWoS 封装的三类条线
CoWoS 布局三类条线，满足复杂需求。CoWoS 可细分为 S、R、L 三 类条线，分别为硅中介层（Si Interposer）、重布线层（RDL）与局部硅互联技术（LSI）。
CoWoS-R 采用 InFO 技术并应用 RDL 中介层，以 提供芯片间的互连服务 S，重点应用于 HBM（高带宽内存）和 SoC 异构集 成中。RDL 中介层由聚合物和铜引线构成，具备一定的灵活性，并能够拓 展封装尺寸以满足更为复杂的功能需求。
CoWoS-R 技术的主要特点包括以下三方面。首先，RDL 互连器由多达 6L 层铜线组成，最小间距为 4um （线宽 / 间距为 2um）。第二，互连具有 良好的信号和电源完整性性能，路由线的 RC 值较低，可实现较高的传输 数据速率。共面 GSGSG 和层间接地屏蔽以及六个 RDL 互连提供了卓越 的电气性能。第三，RDL 层和 C4/UF 层因 SoC 与相应基板之间的 CTE 不匹配而提供了良好的缓冲效果。C4 凸块的应变能量密度大大降低。
目前主流解决方案为 CoWoS-S，随着算力加速卡需求持续 攀升，使用 CoWoS 封装技术的需求有望持续扩大。根据台积电官网，CoWoS 平台为高性能计算应用提供了同类最佳的性能和最高的集成密度。这种晶 圆级系统集成平台可提供多种插层尺寸、HBM 立方体数量和封装尺寸。它 可以实现大于 2 倍封装尺寸（或约 1,700 平方毫米）的中阶层，集成具有 四个以上 HBM2/HBM2E 立方体的领先 SoC 芯片。
CoWoS-L 在一定程度上融合了 CoWoS-S 和 InFO 技术的优势，以实 现高度灵活的集成。该方案采用中介层与局部硅互联（LSI）进行芯片间的 互连，同时利用 RDL 层实现电源和信号传输。该技术将进一步扩展至更大 的尺寸，以容纳更多芯片的集成。其特点包括能在高速传输中提供低损耗的 高频信号；以及能够在 SoC 芯片下面集成额外的元件。
第 5 代 CoWoS 技术
2021 年，台积电发布第 5 代 CoWoS 技术，效能大幅提升。CoWoS-S5 通过将插层尺寸扩大到 3 倍 rectile limit（2500 mm²），可在单个插层上集成 3 个或更多逻辑芯片组 和 8 个 HBM。与上一代 CoWoS 相比，更大的尺寸与先进的节点顶层芯片 相结合，可多集成近 20 倍的晶体管和 2 倍的内存堆栈（从 4 个增加到 8 个）、CoWoS-S5 除了增加了硅中介层的尺寸外，还增加了部分新功能，以 进一步提高其电气和热性能。
第五代 CoWoS 使用全新 TSV 方案并增加中阶层面积，通过增加中介层面积，使用了全新的 TSV 解决方案，以及更厚的铜连接线，有助于产品效能 大幅提升。在 CoWoS-S5 中，台积电采用 4 份全幅光罩（Mask）进行拼接 并通过 RDL 将光罩重合处的互联部分做到一致，通过拼接构成连续线路。CoWoS-S5 引入新的金属堆栈、新的亚微米层（双镶嵌线路），以解决 信号完整性问题。HBM2E 存储堆栈应用于本代 interposer 已得到验证，其传输速率为 3.2GT/s。未来将采用 HBM3，速率将提升至 4GT/。CoWoS-S5 开发出了 5 层超低电阻互连的新金属方案，以支持 HBM3。新方案将金属迹线片电阻和通孔接触电阻都降低了 50% 以上，但最小线宽 / 空 间仍保持在亚微米以下，满足高密度布线的先决条件。在 CoWoS-S5，对良 品率模式进行了监测，没有发现电阻损失或漂移。此外，这种新的互连方案 还通过了电迁移（EM）、应力迁移（SM）和时间相关介质击穿（TDDB）测 试，没有出现任何故障。高纵横比硅通孔（TSV）是硅互插技术中最关键的部分。根据上述论文， 它提供正面到背面的连接，并允许高速电信号从逻辑芯片直接传递到基板 和印刷电路板。但 TSV 在高频率下工作时会造成信号损耗和失真，原因是 其尺寸较大（深度约为 100 微米），所用材料也较多（埋在有损耗的硅基板 内）。CoWoS-S5 重新设计了 TSV，以尽量减少这种影响。对比已进行完优 化的 CoWoS-S5 TSV 与上上一代产品的射频测量特性，第五代插入损耗（S21） 更低，从而改善了信号完整性。
CoWoS-S5 有两种热解决方案，分别是环型封装与带散热器的盖型封 装。环型封装，裸片背面暴露在外，可与散热器直接接触；带散热器的盖型封装，在盖和裸片之间插入热界面材料（TIM），以提供连 续的热界面。对于盖型封装方案，凝胶型 TIM 已使用了很长时间，工艺也 比较成熟。然而，3-10 W/K 的热导率和可靠性的覆盖退化无法满足 HPC 和人工智能领域的高功率要求。故在 CoWoS-S5 中，采用了新型非凝胶 TIM ，其导热系数大于 20 W/K，TIM 覆盖率达到 100%，在 TCG1000x、 uHAST264h 和 TSAM 测试后无明显衰减，可靠性测试后热阻衰减小于 10%。
文中部分内容参考自甬兴证券《CoWoS 技术引领先进封装，国内 OSAT 有望受益》
先进制程，谁最有话语权？
原创 寄语 头部科技 2024 年 10 月 31 日 19:20 北京
文丨寄语
AI 浪潮起伏之下，产业竞相角逐的内核，到头来则是先进制程之争，这里面就包括其中一个环节：先进封装。
目前，被黄仁勋盛赞的 “全球最强大” 的 Blackwell 超级芯片，市场对其需求远超供应，导致供不应求。摩根士丹利分析师报告称，未来一整年的 Blackwell GPU 供应量已经售罄，这与之前 Hopper GPU 的情况类似。
不过前段时间，其被报道由于设计缺陷，发货时间不得不推迟。
曾有新闻指出，Blackwell 无法推进的原因在于其 CoWoS 封装技术的良率低。更有媒体报道称，延迟生产导致了英伟达和台积电之间的紧张关系。
好在，最后英伟达出面否认了相关传言，黄仁勋澄清，“这是假新闻”，并表示责任都归英伟达的设计缺陷，这一缺陷 “100% 是英伟达的错”，这一风波得以停止。
英伟达也预计，2024 年第四季度将出货 45 万颗 Blackwell 芯片，并为公司带来超过 100 亿美元的营收。
Blackwell 芯片如此强势，其采用了台积电 4 纳米（nm）工艺制造，包含了 2080 亿个晶体管，相比前代 H100 芯片的 800 亿个晶体管，晶体管数量大幅增加。
Blackwell 提供了更高的计算能力，但同时对芯片制造和封装提出了更高的要求。
今天我们就了解一下对于 Blackwell 芯片非常重要的先进封装技术 —— CoWoS，并看一下同类竞品的进展如何。
先进封装领域，谁最有话语权？谁能笑到最后？
CoWoS
此前，台积电总裁魏哲家曾在业绩说明中提到，CoWoS 先进封装产能持续吃紧，台积电也在持续扩充 CoWoS 先进封装产能。
CoWoS（Chip on Wafer on Substrate，片上基板）是台积电的一种先进封装技术，用于制造高性能计算（HPC）和人工智能（AI）组件。
作为一种高端系统级封装（SiP）解决方案，与传统的多芯片模块（MCM）相比，它能在紧凑的平面图内以并排方式实现多芯片集成。
这项技术属于 2.5D 先进封装技术，由 CoW（Chip on Wafer，片上晶圆）和 oS（Wafer on Substrate，晶圆基板）组合而来，通过在一个硅中介层上集成多个芯片，形成一个高性能的封装解决方案。
2.5D 封装为水平堆叠芯片，主要将系统单芯片 (SoC) 与高频宽记忆体 (HBM) 设置在中介层 (interposer) 上，先经由微凸块 (micro bump) 连结，使中介层内的金属线可电性连接不同的 SoC 与 HBM，以达到各芯片间的电子讯号顺利传输，然后经由硅穿孔 (Through-Silicon Via, TSV) 技术，来连结下方 PCB 基板 (substrate)，让多颗芯片可封装一起，以达到封装体积小、功耗低、引脚少、成本低等效果。
2.5D，3D 封装
与此不同的是，3D 封装则是垂直堆叠芯片，优点在于使用硅穿孔来连结垂直方向上之不同芯片的电子讯号，使讯号延迟得以降低，但目前受限于设计、量产或供应链皆还不够成熟，所以基于成本考量，目前业界仍多采用 2.5D 封装。
总之，CoWoS 的核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。
在硅中介层中，台积电使用微凸块（μBmps）、硅通孔（TSV）等技术，代替了传统引线键合用于裸片间连接，大大提高了互联密度以及数据传输带宽。
其中多个有源硅芯片（通常的配置是逻辑和 HBM 堆栈）集成在无源硅中介层上。中介层充当顶部有源芯片的通信层。然后将内插器和有源硅连接到包含要放置在系统 PCB 上的 I/O 的封装基板。
因而，CoWoS 技术能够提高系统性能、降低功耗、缩小封装尺寸，为台积电在后续的封装技术保持领先奠定了基础。
台积电表示，其先进封装产能缺口正持续扩大。
目前，台积电已将 CoWoS 前段关键 CoW 制程、后段 WoS 制程委外给了日月光投控旗下矽品精密以及 Amkor（安靠）承接。
日月光、安靠等将接受更多台积电先进封装的外溢订单，进而进一步提升这些品牌在其 2024 年的营业表现。
CoWoS-L
根据采用的不同的中介层（interposer），台积电把CoWoS 封装技术分为三种类型——CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）以及 CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
CoWoS-S 封装
CoWoS-S是最经典的 CoWoS 技术，以硅基板作为中介层 CoWoS-S（Silicon Interposer）。然而，单片硅中介层存在良率问题。
CoWoS-R 封装
CoWoS-R 是使用有机基板 / 重新布线层（RDL）替代了硅（Si）作为中介层的先进封装技术。有机中介层作为具有细间距的 RDL，本身具有柔韧性，可充当应力缓冲器，并减轻由于基板和中介层之间的热膨胀系数不匹配而引起的可靠性问题。在 HBM 和芯片之间甚至芯片和基板之间提供高速连接。与 CoWoS-S 相比，CoWoS-R 提供了卓越的可靠性和良率。
CoWoS-L 封装
CoWoS-L 作为 CoWoS 系列中的一员，是为满足高端产品的持续扩展要求提供了一种新颖的结构。它使用局部硅互连 (LSI) 和 RDL 中介层一起形成重组中介层 (RI)，结合了 CoWoS-S 和 InFO 技术的优点，缓解了在 CoWoS-S 中使用大型硅中介层而产生的产量问题。
CoWoS-L 在一些实现中，还可以使用绝缘体通孔 (TIV) 代替 TSV 来最大限度地减少插入损耗。结合了 CoWoS-S 和 InFO 技术优点的 CoWoS-L ，具有灵活的集成性，更是英伟达目前最新 GPU，Blackwell 超级芯片上采用的关键技术。
在典型的 CoWoS 工艺中，已知良好逻辑（KGD） SoC 的顶层芯片和 HBM 通过间距约为 30 至 60 um 的微凸块并排集成在 Si 夹层晶圆上。
在采用上述片上晶圆（CoW）工艺之前，在晶圆厂环境中用多层互连、TSV 和 eDTC 对 Si 中介层进行预成型。然后，根据 interposer 尺寸将 CoW 晶圆切割成单个 CoW 模块，并组装到封装基板上，形成 SiP。
同时，在 top die 和基板之间引入硅 interposer 层可实现更细的互连间距和更短的水平路径，从而确保更好的信号完整性（SI）和电源完整性（PI）。
CoWoS-L 封装的方案
CoWoS-L 封装由 3 部分组成，即 top die、重组插层（reconstituted interposer ）和基板。
Top die 通过细间距微凸块并排粘合在中介层上。中介层在承载所有 top die 以形成片上晶圆（CoW）方面发挥着重要作用，而 LSI 芯片则是芯片与芯片之间对话最多的部分。
中介层的上下两面都包含一个 RDL 层，分别用于微凸块和 C4 凸块布线。
由模塑化合物（molding compound）包围的 TIV 提供了从基板到顶层芯片的直接垂直路径，插入损耗低。
最后，将 CoW 芯片粘合到基板上，完成 CoWoS。
CoWoS-L 集成 LSI-1 和 LSI-2 的独特结构为在一个封装中实现卓越的 SoC 到 SoC 以及 SoC 到 HBM 互联提供了设计灵活性。
TIV 还为超高速数据传输带来了信号和电源完整性方面的优势，而无需担心通过 TSV 造成的插入损耗。
考虑到 eDTC 的 “小芯片 ” 优势，在相同缺陷密度的晶圆制造工艺条件下，eDTC 的利用变得更加高效。可靠性测试结果表明，CoWoS-L 具有稳健性和可制造性。
CoWoS-L 具有强大的异构集成能力，可满足 HPC 和 AI 领域日益增长的需求。
台积电秘密联手海力士，超越三星
CoWoS 的故事起源于 2011 年冬天，台积电为了打击三星，秘密计划与海力士展开合作，“台积电没有记忆体，海力士缺少逻辑芯片，于是，这两家都想打败三星的公司，破天荒展开合作”—— 且正好 “一拍即合。”
他们整合彼此优势，设定出 CoWoS，这个用以互动逻辑芯片与记忆体芯片的架构。
事实证明，他们成功了。
台积电 CoWoS 技术和记忆体大厂海力士强强联手，令海力士开发出如今最火热、甚至将让他们赢过三星的 AI 最强壁垒：HBM（High Bandwidth Memory，高频宽记忆体）。
这项合作，让双方分别在 HBM、先进封装，筑起护城河，让三星一路迟至今年七月才通过英伟达对 HBM3 的认证，错过长达两年的 AI 商机。
目前，海力士在第三代 HBM3 市占率超过九成，远胜原本的记忆体霸主三星。
台积电先进封装技术 CoWoS、搭配海力士的 HBM，已经成为英伟达高端 AI 芯片的 “黄金搭档。
所以，HBM 和 CoWoS 是共同成长，相互成就的。
HBM 的高焊盘数和短迹线长度要求需要 2.5D 先进封装技术，如 CoWoS，以实现这种密集的短连接，这在 PCB 甚至封装基板上是无法实现的。
CoWoS 作为主流封装技术，则以合理的成本提供最高的互连密度和最大的封装尺寸。
由于目前几乎所有的 HBM 系统都封装在 Co Wos 上，所有先进的人工智能加速器都使用 HBM，因此几乎所有领先的数据中心 GPU 都是台积电封装在 CoWos 上的。
技术不落人后的英特尔
同时，英特尔也在觊觎 CoWoS 这块蛋糕。
毕竟封装同样是英特尔发展的重心之一，而且与 AMD 等不同的是，英特尔选择自己搞封装，力图掌握芯片研发生产应用的全流程。
实际上，英特尔依旧还是很能打。
英特尔虽然在先进制程上略落后于台积电，但在先进封装却与台积电不相上下，在技术层可没有输。
英特尔对标台积电 CoWoS 的 2.5D 封装技术被称为 EMIB， 2017 年正式应用于产品，英特尔的数据中心处理器 Sapphire Rapid 就是采用的这项技术。
英特尔的第一代的 3D IC 封装则称为 Foveros，2019 年时已用于英特尔计算机处理器 Lakefield。
EMIB 最大特色就是通过硅桥（Sillicon Bridge），从下方来连接存储器（HBM）和运算等各种芯片（die）。
并且硅桥会埋在基板（substrate）中并连接芯片，让存储器和运算芯片能直接相连，更能加快芯片本身的能效。
Foveros 则将存储器、运算和架构等不同功能的芯片组堆栈起来后，运用铜线穿透每一层，达到连接的效果，属于是 3D 堆栈。最后，工厂会将已经堆栈好的芯片送到封装厂做组装，将铜线与电路板上的电路做接合。
英特尔其实更大胆，在 2022 年首次将 2.5D 和 3D 封装技术融合在一起，命名为 Co-EMIB，下一代封装技术。
这是业内一个将 EMIB 和 Foveros 技术相结合的创新应用，能够让两个或多个 Foveros 元件互连，并且基本达到单芯片的性能水准。通过这一项技术，英特尔推出了当时晶体管规模最大的 SoC —— Ponte Vecchio，主要面向高性能计算市场。
这已成为该行业有史以来最复杂的情况。
事实上，它包含 11 个桥、47 个有源块、5 个处理节点和超过 1000 亿个晶体管。并且超过 1000 亿个的晶体管数量并不包括 HBM。还有三块大面积硅片，尺寸是传统掩模版的三倍多，全部封装在一个封装中。
显然，英特尔先进封装性能、技术原理和台积电很接近，所以，“英特尔很努力想要去抢这个（英伟达 CoWoS 订单）生意。”
但业界人士指出，英特尔依然出在老问题，成本太高，价格没有竞争力。
半导体工艺，没有瓶颈？
可以看出，半导体工艺技术在过去几十年中经历了重大变革，这一趋势将持续到未来。就像光刻技术，现已经进入 EUV 时代，间距不断缩小。
与此同时，光刻技术和器件架构、新材料、集成方案和新功能的进步，也在继续推动每一代技术未来产品在功率、性能和面积 (PPA) 方面的缩小。
可以说没有 CoWos 工艺的进步，就没有现在 AI 的发展，也就没有现在如日中天的英伟达。
CoWos 确实是当前这一波 AI 浪潮的关键推手之一。
封装内芯片间的互连密度在过去几十年中发展迅速。
已经开发了各种先进的封装和芯片级集成解决方案，包括 CoWoS、InFO 和 SoIC 等，这些集成方案继续积极缩小芯片间互连间距，有可能将 3D 互连密度再提高六个数量级，可以在封装系统中集成超过 5000 亿个晶体管。
3D SoIC 和 CoWoS 技术亦使得类似 AMD 先进 AI 加速器产品 MI300X 成为可能，该产品拥有 1530 亿个晶体管（如下图）。
MI300X 的出现，使得 AMD 在 AI 芯片上先行一步。
此外，这些先进的集成功能可提高数据传输速率、减少延迟、优化功耗并提升计算系统的整体性能更是不容小觑（图下所示）。
所以说，在新型半导体的开发中，不仅晶圆晶体管制造技术，封装技术也将成为投资重点。
AMD 与英特尔也已经全面拥抱 Chiplet 和 3D 封装，英伟达虽然依旧坐拥庞大的 AI 市场，但它的宝座却出现了一道微不可察的裂缝，未来谁又能在芯片封装上掌握真正的话语权呢？
科技的进步远没有尽头，我们正处于半导体创新的下一个黄金时代的开始。
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CoWos 是什么？台积电是如何凭借 CoWos 独霸世界？原创 张海军 傅里叶的猫 2024 年 10 月 22 日 08:08 上海
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一文读懂先进封装 CoWoS 原创 大 K 向前冲 科技词话 2024 年 06 月 05 日 08:31 广东
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先进封装，供不应求！ 原创 寄语 头部科技 2024 年 10 月 31 日 19:20 北京
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