SRAM array和Local adder耦合在一起形成一个块，两个块share一个semi-global-adder，四个块再去share Global adder和移位累加器。这样的floorplan使得整体结构上不存在一大块独立的巨型多级加法树，使得布局变得更加的规整。
这里讨论了mix-Vt设计的问题，即混用高Vt管子和低Vt管子，高Vt管子漏电小但是速度慢，低Vt管子漏电大但是速度快，混用两种管子来平衡速度和漏电，这是后端常识。采用mix-Vt方案可以做到比纯低Vt管子可以减少38.6%的漏电。
对加法树采用流水线。最后分配上，在Stage1中高Vt和低Vt产生的漏电是49.5%与50.5%，基本对半分；造成的延迟是36.7%与63.3%，说明在延迟链上更多的使用了低Vt管子来提高速度，在总的器件数量上来说高Vt管子对比低Vt管子是76.2%比23.8%。电路采用了pipeline结构来提高吞吐率，为了使得pipeline之间的延迟近似相等，Stage1采用了mix-Vt方案和使用长线（线延迟更大）的情况下减少了延迟链上的门数量，从而获得更小的门延迟，而Stage2选择全用低Vt管子，更短的线，但有更多的门来增大门延迟。最后的静态时序分析STA曲线上可以看到两个Stage的延迟在不同电压域下保持基本相同，最高在0.9V下可以飙到1.5GHz频率。
