写在前面：
由于存储器这一章知识十分繁多，笔记本写不下了
在这里记录：
1.半导体存储器芯片的一般结构
2.MOS写常态存储器芯片
3.主存储器以及其容量，带宽扩展组织
的详细内容
主要参考资料是哈工大刘老师的视频
与本校江西某双非师范大学的计算机组成原理教材
半导体存储器芯片：
我们知道：
半导体存储器可以适用于高速缓存，主存，控存的功能
所以要知道主存储器的组织就要了解半导体存储器
而半导体存储器是通过一定数量的半导体存储器芯片组成的
后面介绍的MOS写常态存储器芯片（包括SRAM和DRA）都是半导体存储器的功能细化和分类
芯片的组成结构：
解释：
的含义是啥？
表示这块芯片有16K的存储单元，每个存储单元有1位
片选线是看选不选择当前芯片的信号线
有两种写法：
1.
（片选端），低电平有效
2.
（使能端），低电平有效
芯片内部的地址译码：
1.单译码方式（线选法）：
解释：
简单易懂的方法，只通过行地址译码确定要读写的某行
这一行上的全部数据（位）被选中
2.双译码方式（重合法）：
解释：
如图只有行和列都被选中的数据（位）才真正被选中
用重合法如何确定数据的位数为多少？即存储字长为多少？
是根据一个位选信号选通多少根列线，对应同行记忆元存储信息
就有多少位存储字长
本例中只有1位存储字长
MOS写常态存储器芯片
MOS写常态存储器是一种随机读写的易失性半导体存储器,
根据读破坏性可分静态的(SRAM)和动态的(DRAM)
SRAM:
下面将对上述问题进行详细讲解：
1.SRAM保存0和1的原理是什么？
2.SRAM基本单元电路的构成
解释：
1.
A’类似于
，A类似于
3.读操作：
解释：
其实这个时候A’也在输出信号，但是其遇到了
信号过不去了
3.写操作：
解释：
可以看出这里经过了取反，即使两端同时在写，
也是写的相同信号，没有问题
4.经典芯片结构
从SRAM的读写方法可以看出：
SRAM芯片的译码方式必须为重合法
那么如何设计可以使得一次列选，选中4位？
（因为输出/入的数据要四位）
解决：
已知：此芯片为1K X 4位，即2^10个存储单元，每个存储单元有4位
即有2^12个记忆元
即可以分成64*64的矩阵
行地址译码的范围为0~63，要6根地址线，
还剩下4根地址线，给列地址译码，其范围为0~15
可以将64列 ，分成4组 ，每组16列
有16种列选信号，
每一个列选信号控制了每一组中的一列
DRAM：
1.保存0和1的原理是什么？
电容，通过电容有无电来保存状态
2.基本单元电路的构成：
1.三管记忆元DRAM
解释：
1.当要读出时，预充信号发出，读选择线导通，T4，T2导通
Vdd放电，读数据线上有电
1.如果Cg（电容）上有电，则放电，T1导通
此时读数据线上通过T1导通的线一直放电，导致最终是0
即Cg上有电为0
2.如果Cg上无电，最终读数据线上为1
即Cg上无点为1
所以
2.当要写入，很简单
写数据线上为1，则Cg有电
写数据线上为0，则Cg无电
2.单管记忆元DRAM：
解释：
字线是选择线，当字线被选中
T导通，Cs可以根据自身有无电进行读写
1.当Cs没电，数据线上为0
2.当Cs有点，数据线上为1
3.典型芯片结构：
解释：
1.这是16K X 1位 的单管DRAM
以重合法来译址，那么其是个128 x 128的矩阵
2.16K，本来是要14根地址线的，但是这里只给出7根地址线
这是因为其想要地址线分两次输入
每一次可以选择2^7=128个字选信号
如果不是这么做，想要即选出128行中某一行，
同时选出128列中的某一列
达到选中1位的效果是很难的
4.读，写操作：
这里的读放大器是一个跷跷板电路
即读放大器有两端，如果某一段为1，则另一端为0
通过模拟很容易得到如何操作
通过这个电路：
读：要分在读放大器左侧还是右侧
在左侧：电容有电为0，电容无电为1
在右侧：电容有电为1，电容无电为0
写：同理
5.DRAM为啥要刷新，如果刷新：
为何要刷新？
因为电容容易漏电
如何刷新？
首先，刷新与行地址有关，我们是一行一行刷新
1.集中式刷新
解释：
128行都要刷新到，而且是集中一个时间刷新
在刷新的时候被称为死区，IO与CPU无法访问
2.分散式刷新：
解释：
为啥这里存取周期从上面的0.5us变成了1us了？
因为他将原本一个只要存取操作的周期
变成了既要存取，在存取完后还要刷新算作一个周期
于是周期时间翻倍
3.异步刷新：
解释：
将
因为有128行，所以我将2ms分成128份
每份有15.6us
对于整体来说为分散刷新，对于每份来说为集中刷新
4.SRAM与DRAM的区别
标签：芯片,组织,及其,SRAM,DRAM,主存储器,刷新,128,半导体存储器 From： https://www.cnblogs.com/cilinmengye/p/17107017.html