9讲
边沿对齐的模式下 调整PLL使我们的时钟正确，满足建立时间余量，保持时间余量
设置PLL时钟
输出54M时钟，相移为0.
生成XDC文件，生成bit文件
完成后
设置max input delay min input delay
report timing
有几条路径就会显示几条
看到 hold time 还有问题 。要么数据延时太小了，要么时钟延时太大了
数据比时钟更负，更往左，采不到。让时钟向左移动。往左移是移负值，往右移是移正值
-1.386-（-0.389）为负数，要想为正数，让0.389更负
PLL移项-30°试试
改了之后重新生成
重新report timing
这次就可以了
10讲 带PLL的模型 input delay 不带PLL模型进行对比。如何进行时序约束
分析的边沿对齐
PLL移项正60之后结果 采集的沿找错了 应该是下一个沿，
PLL正向移项时要添加multicycle来告知下一个沿来采集 而不是第一个沿来采集
在时序约束里找到 添加
分析这些数据不用第一个上升沿来分析建立时间，而是用第二个上升沿
一个周期18点多，+上面的3ns变成21.604
现在变成保持时间有问题
采样沿因为已经右移了到21.604，而发射沿是在PLL之前的，不能动，还是18.518
不应更改分析的起始点和结束点，是对的。但是保持时间违例。这个报告是正确的
这种不带PLL的情况是为了布局布线的时候用更长的线。就能让上升沿刚好到数据上
这两种不同的模型针对于我们希望让时钟的布线长一点还是短一点
第二个模型L1r就是发射沿，C1r就是采样沿，要让C1r采到数据就得右移，右移如果用PLL就要用multicycle，增加了限制。不建议带PLL情况，比较麻烦
第一个模型通常都是用PLL左移
出现时序违例
因为我们的时钟没有办法比我们数据的延时更大，就是时钟没办法布线的更长一点。在这种模型下，希望布线的更长，但是做不到，所以违例了
两种模式都是描述的同一种对齐的电路，只不过让布线工具让时钟往右移一点还是让数据往右移一点，这么个约束的意义
用这个不带PLL
刚才因为数据路径比较长，有违例。
我们希望数据路径本身延时更多一点，这样上升沿就能采到
时序OK了
我们去使用不同的约束模型，让电路得到不同的优化，这是我们的意图
回顾
对于边沿对齐 进行input delay 带有PLL约束的时候选择第一个模型，如果不带有PLL，两个模型都可以，第二个模型时钟希望时钟布线更长，第一个数据布线更长。
标签：右移,模型,时序,布线,对齐,PLL,时钟 From： https://www.cnblogs.com/lht-learning/p/16654633.html