IO时序分析
IO时序分析需要分析哪些关键的参数，又跟哪些关键参数有关联
要进行时序分析 就离不开寄存器
寄存器要满足建立时间，保持时间的门限值
fpga引脚（pin）与外部连接进行互联，
源端：谁提供时钟和数据，谁就是源端
数据的路径
时钟的路径
没有在芯片内部的都是布线延时
system clock到达我们芯片内部也是布线延时，但是它实际到达源端寄存器和目的端寄存器，所以这个外部部分属于共同路径，这部分可以不考虑
图上的摆放远近不代表真正pcb上的器件远近
数据和时钟都是源端提供的模型：源同步的FPGA输入时序分析模型 不一定同相，我们需要去输出时钟，可能经过移项那么对应我们就分为 输出的时候是边沿对齐，数据变化的沿和时钟变化的沿对齐 另一种中心对齐，输出的沿变化 正好是数据最稳定的时候
数据由上游的芯片产生数据，而时钟是由芯片外部，由PCB板上的晶振或时钟源所产生的时钟既给了上游的芯片，又给了下游的芯片
非源同步的模式
以一个晶振，或时钟源为中心，给上游 下游器件提供了时钟源，
称之为 系统同步FPGA输入输入时序分析模型
第5讲
输入延时的定义，了解在IO时序约束里的输入延时对应的是怎样的物理意义，约束又起到什么作用
TCO:上游器件到数据接口的数据延时
Td_bd:数据路径延时（PCB），板级布线的延时
TD_FI:FPGA内部到寄存器D端延时 指数据的FPGA input 这个延时厂家是自己知道的
TC_D：到上游器件接口的时钟延时
TC_BD:时钟路径延时（PCB）
TC_FI:fpga内部到寄存器C端延时
我们通过input delay约束来告诉我们的时序分析的工具外边的延时情况
最大极限延时（最大的输入的input delay）;发射上升沿，它发射出去的数据经过多少的延时之后才能保证我们的数据能被目的端正确的采集
这个值和 inpu delay max不一样 不要搞混
在以FPGA为中心的角度看，只需要知道在引脚位置的时候input delay是多少。发射沿和到达FPGA引脚的数据之间的时间延时的差值 input delay的定义
通过整个系统为模型：最大的极限input delay是多少
基于相同概念引出基于FPGA管脚位置的一个实际数据的input delay
这个才是我们真正需要在时序约束软件上去填充的值
时钟线，数据线长短影响延时的大小。短的快，长的慢
TD_BD有最大最小值
input delay也应有有最大最小值
标签：FPGA,5input,时序,delay,延时,input,时钟 From： https://www.cnblogs.com/lht-learning/p/16652805.html