程序员群里有个自嘲的说法，“Copy-Paste”是第一生产力，硬件工程师其实也大差不差。将多个来源的原理图拼凑到一起难免会出现位号冲突，有时候又想复用来源图纸的PCB设计，改变位号导入可能之前的器件全部飞了，需要重新Layout，耽误大量时间，不修改位号又没办法导出网表。实在是个头疼的问题

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、Allegro设计参数编辑里关于显示的一些设置1.显示or不显示电镀焊盘2.显示OR不显示非电镀焊盘3.显示无焊盘孔4.显示OR不显示连接点5.显示填充焊盘6.显示连线末端线路结束端点7.显示

Allegro如何去掉PCB内层未使用的过孔孔环？Allegro铺铜被过孔大量割断，如何处理？在用Allegro进行PCB设计过程中，遇到铺铜铜箔被焊盘大量割断，导致铺铜不完整，这样就会导致铺铜过电流太小，影响板的性能，会导致板工作不稳定，严重的甚至不工作。如下图。解决办法：是去掉内层未使用的过孔

像这种差分对交叉或者空间不够，我们可以先走一根，再去走另一根的时候做等长。在走线时点击鼠标右键，勾选·singletracemode，先连接较远的一根。再看右下角，注意等长，绿色即可，连第二根。这一步可以直接选蛇形走线蛇形走线如图操作，先点击工具栏图标，在选择走线类型。

点击Setup→Cross-section或者直接点击工具栏如图所示图标，打开叠层页面。这个页面一开始可能固定在最上面无法拉动，这时我们只需要点击右下角缩放一下该页面，即可拖动。选中想添加的位置，点击右键出现如图所示页面，常用在下面添加。直接双击层叠名字也可以直接命名

    首先我们要知道为什么我们需要1：1打印出PCB板？为什么需要1：1打印    一般我们要1：1打印出来这个功能是在新画的器件封装验证、首板结构配合检查、多个板卡互连验证等情况下使用：    在新画了一个器件封装时，如果我们手上有实物，那么通过1：1打印出来后可

 框选要创建模块的元器件，鼠标右键点击下面红色框里的选项    我们把它运用到其它相同的模块里去   

相信使用cadence套件的工程师都知道这块EDA工具的效率和功能时十分强大的。但入门这款工具，相对来讲需要花费的时间和精力时比较多的。allegro提供的众多强大的功能，但这也是这个工具入门不那么容易的一个原因。今天记录一个在布局过程中很实用的一个小功能：AdvancedMirror高级镜

文章速览：Allegro网络万用表在公用事业公司的应用领域Allegro网络万用表VS.WiresharkAllegro200和Allegro500：作为标准配置 传统企业成为互联网服务提供商，如何利用数字工具实现现代化转型？本期文章，我们分享一家国外的公共事业公司的现代化转型故事。StadtwerkeUnnaGmb

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在创建Allegro封装之前，需要将padpath和psmpath设置为指向当前工作目录。1.配置“padpath”和“psmpath” Setup > UserPreferences在padpath， psmpath列表的顶部选择新建（插入）并放置一个“.”（英文句点）作为目录名称，移动“.”到表格顶部。指示PCB编辑器在当前工作目

IBIS模型是一种行为级的模型，这是相对于HSPICE电路模型而言的。看过IBIS模型里面你会发现有很多电压电流（I/V曲线）查找表，而不是详细的电路节点。各个IO端口的特性曲线事先已经得到，并记录在一张表格里，因此实际仿真的时候速度相比于SPICE模型要快很多。另外一般芯片原厂都会提供IBIS模

Cadence高速电路设计：AllegroSigritySI-PI-EMI设计指南电子书  《Cadence高速电路设计：AllegroSigritySI-PI-EMI设计指南》图书简介《Cadence高速电路设计：AllegroSigritySI-PI-EMI设计指南》，电子工业出版社出版，本身主要介绍信号完整性、电源完整性和电磁兼容方面的基

第一步在allegro中预览板子的3D模型在allegro中查看板子的3D模型图:View–>3DView即可查看如下图所示的所示板子的3D模型图  图1PCB3d模型示意图在allegro中查看板子的各个模型;确认没有出现问题后将3D模型以setp的格式导出;如下图所示：File–>Export->STEP 

调丝印、拉等长、撩妹是老wu的工作日常，?现在，随着CadenceAllegro新版本的发布，其加入了强大的丝印辅助功能，让你不用再苦逼的浪费时间去调丝印，能省下更多的时间来撩妹…好吧，也许你会问，为啥要调丝印呢？丝印是什么鬼？PCB板丝印层即文字层，它的作用是为了方便电路的安装和维修等，在

.brd工具：PCBDesignExpert  PCB布线.ddb      工具：Protel.art 工具：CAM350 AllegroPCBDesignfile/impotARTwork.d     工具：pads2005.drl    工具：Protel.opj    设计项目工程.olb    创建新的元件库  CadenceSPB15.5整个软件

说明工作中经常要给人审核PCB，主要会接触AD、PADS、Allegro。这里记录下怎么快速隐藏覆铜PADS最简单，直接无模命令PO即可Allegro窗口菜单选择Setup->UserPreferences选择no_etch_shape_display即可AD快捷键L，或者菜单栏Design->BoardLayers&Colors

   

准备步骤:拼板前，首先单板PCB是已经做好的。确认需要拼接的两个(或多个)PCB工程层数是否一致,SubclassName是否一致，板层及Name调整一致才能拼板。 第一步:创建module1、选择任意一需要拼板的PCB,打开所有层,并在find中打开所有选项   2、打开Tools-->createmodule选中PCB

1.钻孔符号输出之前需要对钻孔进行检查，是否有相同的钻孔有多个符号，如果有向南通钻孔有多个符号可以进行合并为一个符号   这里我们对相同钻孔进行合并  

DRC：SMDPINtoroutekeepoutspacing间距错误 第二步：将Designmodes中的pintoroutekeepout关闭 

在我们在PCB完成后，我们会进行DRC检查，在铺铜网络存在显示时，找DRC标志符号不容易发现，如果要是把铺铜隐藏，PCB中只显示导线，焊盘，过孔。大大的减少了我们的检查DRC的困难。下面我们来进行铺铜隐藏或显示操作，执行Setup> Preferences…如下图所示，只要把对应的命令勾上，铜片将会隐藏。

如何快速隐藏电源/地网络飞线（鼠线）操作如下：CadenceAllegro菜单栏”Edit->NetProperties…”，然后会弹出”AllegroConstraintManager”对话框（即我们常说的约束规则管理器对话框），并会自动切换至“Properties”选项卡，我们在节点“Net->GeneralProperties”下搜索对应的网络，如“GN

设置DRC规则所有规则，都在规则管理器里面设置。DRC时，检查的项目都是根据规则管理器的约定来的。所以，布线前或查看DRC前，都需要先确认规则管理器中设置了所有规则。  在规则管理器里面，将该设置的规则(e.g.线宽，间距)都设置上。不知道的规则就用默认的。设置分析模式虽然规

忽略DRC主要有两种情况:1.这些DRC错误是因为约束管理器的设置不合理，存在不影响制板2.分批处理DRC，隐藏当前暂时不进行解决的DRC，使得界面更清晰1.仅忽略单个DRC警告 光标移至需要隐藏的DRC处右键 点击waiveDRC 点击OK即可忽略该DRC错误并隐藏其显示。2.重新显示已忽略