• 2024-11-10FPGA学习笔记#6 Vitis HLS For循环的优化(2)
    本笔记使用的VitisHLS版本为2022.2,在windows11下运行,仿真part为xcku15p_CIV-ffva1156-2LV-e,主要根据教程:跟XilinxSAE学HLS系列视频讲座-高亚军进行学习目录1.循环优化中的基本参数2.PIPELINE&UNROLL    2.1.PIPELINE    2.2.UNROLL3.LOOP_MERGE1.DATAFLOW
  • 2024-11-04vitis2024.1创建Linux应用
    环境安装软件下载路径环境vitis2024.1ubutnu22.04简介一般使用pretalinux编译后的文件,制作为文件系统后,在/usr/bin/找到编译后的可执行程序。首先我的开发板已经使用petalinux2024.1制作好了系统,硬件层面也使用vivado2024.1做好了配置,网络连接没有问题,后续的程
  • 2024-09-201. ZYNQ 2. MPSOC 3. FPGA 4. Vitis 5. 项目
    ###1.建立VitisSDK自带的HelloWorld工程首先,我们需要在VitisSDK中创建一个基本的HelloWorld工程。这是学习FPGA开发和ZYNQMPSOC平台的重要第一步。HelloWorld工程的主要目的是验证开发环境的正确性以及熟悉基本的编程流程。####步骤:-打开VitisSDK。-创建一
  • 2024-09-20调试、开发板、串口、Vitis、源码。
    ###调试和编译步骤1.**准备工作**:  -在开始调试之前,请确保开发板已通电,并且正确连接了开发板上的串口(USB-232)。查看串口号可以通过设备管理器进行确认。2.**编译项目**:  -右击项目,在弹出的菜单中选择编译选项来编译工程。3.**启动调试**:  -右击“he
  • 2024-09-18vitis绝对路径改变后如何快速重构工程
    文章目录前言步骤前言有时候,我们在进行ZYNQ开发时,会遇到将原工程复制到另一个文件夹或拷贝到另一台电脑的需求,这时候如果直接打开vitis编译,会报错,偶然学到一个快速重构工程的方法,分享给大家。步骤
  • 2024-09-13从0开始计算机体系结构的学习(一):FGPA预备知识与Vivado环境搭建
    引入与预备知识什么是FPGA?FPGA(Field-ProgrammableGateArray,现场可编程门阵列)是一种集成电路(IC),其硬件功能可以通过用户在现场编程来定义。与传统的ASIC(专用集成电路)不同,FPGA在制造完成后仍然可以根据需求进行重新配置。因此,它们被广泛应用于需要灵活性和可定制性且性能要求较高
  • 2024-08-15Vitis AI 基本认知(线性回归)
    目录1.目的2.TensorFlow2.1 Sequential2.2 Functional3.PyTorch4. 欠定系统4.1方程的解4.2 欠定系统与过拟合5.总结1.目的学习不同深度学习框架下构建模型的区别。以简单的线性回归模型为例:欠定系统与过拟合2.TensorFlow在Keras中,介绍Sequent
  • 2024-08-12【ZYNQ MPSoC开发】PL使用自定义IP后Vitis编译报错的解决方法
    问题发现:    在使用Alinx的AXU3EG开发板学习自定义IP时,发现PWM控制呼吸灯频率实验中,由于在PL端使用了自定义IP,Vitis编译PS端程序时会报错。问题所在:    这个问题并不是一个bug,而是官方希望使用者自行为自定义IP编写驱动和Makefile。虽然灵活性增加了,但同
  • 2024-08-12xilinx ZCU106板子运行AMP多核双CPU
    一开始的是需要在xilinx板子上HDMI直通,经过在xilinx官网上的寻找,最终发现两种办法,第一种是hdmi_rx_ss---->vpss-scaler---->axis-broadcaster---->FrameBufferWrite---->Gstreamer---->FrameBufferRead---->v_mix---->hdmi_tx_ss,最终缩减到hdmi_rx_ss---->Fr
  • 2024-06-19Vitis Accelerated Libraries 学习笔记--OpenCV 安装指南
    目录1.简介2.安装过程2.1安装准备2.2常见错误2.2.1核心共享库报错3.通过实例测试 4.总结1.简介使用VitisVisionLibraryVitis视觉库,为什么要安装opencv库?在使用VitisVisionLibrary时,安装OpenCV库是因为许多视觉库的功能都提供了示例设计测试平台,使用
  • 2024-06-18Vitis HLS 学习笔记--Vitis Accelerated Libraries介绍
    目录1.简介2.库的组织结构 2.1结构级别L1/L2/L32.2文件内容3.分类介绍3.1 blas3.2codec3.3 data_analytics3.4 data_compression3.5 data_mover3.6 database3.7 dsp3.8graph3.9 hpc3.10 motor_control3.11 quantitative_finance3.12 securi
  • 2024-06-11Vitis HLS 学习笔记--接口存储器布局模型
    目录1.简介2.详解2.1数据对齐2.2 数据结构填充3.总结1.简介软件开发者写的程序会在CPU处理器上运行,而硬件开发者设计的“内核”则会在FPGA上运行。这两部分需要通过一个精心设计的接口来沟通,就像两个人用对讲机来交流一样。为了确保这种沟通顺畅,数据必须以
  • 2024-02-21mpsoc嵌入式vitis开发—AXI GPIO中断实验
    前言vitis版本:Vitis2023.2由于Vitis版本更新,很多API发生变化,学习原子哥的教程时很多代码对于不上,所以自己重新写一遍,并记录下自己踩过的坑,方便以后查看。这里直接给出代码,其他的流程参考原子哥的《2_DFZU2EG_4EVMPSoC之嵌入式Vitis开发指南_V1.0.pdf》代码#include"sleep.h
  • 2024-02-21mpsoc嵌入式vitis开发—外部中断实验
    前言vitis版本:Vitis2023.2由于Vitis版本更新,很多API发生变化,学习原子哥的教程时很多代码对于不上,所以自己重新写一遍,并记录下自己踩过的坑,方便以后查看。这里直接给出代码,其他的流程参考原子哥的《2_DFZU2EG_4EVMPSoC之嵌入式Vitis开发指南_V1.0.pdf》代码#include"platfor
  • 2023-12-301-1-02 AMD(XILINX) FPGA开发工具Vitis(vivado)安装
    1.1Vitis概述Vitis统一软件平台可实现在Xilinx异构平台(包括FPGA、SoC和VersalACAP)上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。利用与高层次框架的集成,通过加速库采用C、C++或Python进行开发,或者使用基于RTL的加速器和低层次
  • 2023-12-2801 Xilinx vitis安装
    1Vitis概述Vitis统一软件平台可实现在Xilinx异构平台(包括FPGA、SoC和VersalACAP)上开发嵌入式软件和加速应用。它可为边缘、云和混合计算应用加速提供统一编程模型。利用与高层次框架的集成,通过加速库采用C、C++或Python进行开发,或者使用基于RTL的加速器和低层次运
  • 2023-11-07Vitis IDE2022 打开之前已经开过的项目文件
    【File】-【Import...】-【Eclipseworkspaceorzipfile】-【next】-【Browse】-【Finish】
  • 2023-05-24AMD Vitis 调试时,BSP代码的某些行没有被执行,代码乱跳等问题。
    问题AMDVitis调试代码时,BSP代码的某些应该被执行的行,没有被执行,调试器显示代码乱跳等。原因为了提高运行速度,BSP编译时,默认使用了优化选项进行编译,导致调试器对应二进制代码、和C代码时出现问题,显示出错误的执行流程。这只是显示问题,实际执行流程是没有问题的。解决办法将
  • 2023-05-11zynqMP调试笔记(包含如何调试U-BOOT)
    创建工程:kunyi02@kunyi02-PC:~/alinx/4ev-p/shao-Alps$petalinux-create-tproject-npetalinux--templatezynqMP配置工程:xsa文件由硬件提供kunyi02@kunyi02-PC:~/alinx/4ev-p/shao-Alps/petalinux$petalinux-config--get-hw-description../hardware/design_
  • 2023-03-09vivado/vitis HLS报错不支持memory copy
    大概率是memset/memcpy/copy等函数操作数组空间、对数组初始化引起的。解决办法:查找项目中所有的memset/memcpy/copy,使用for循环代替他们。举例:copy函数代替后的for循环
  • 2023-03-07Getting Started with AMD
    FPGAanddefinitionsBEL-BasicElementofLogic​ BEListhelowestbasicelement(thesmallestandindivisiblecomponentinFPGA),anditcanalsobecal
  • 2023-02-13赛灵思 Xilinx Versal 自适应计算加速平台嵌入式设计教程
    https://zhuanlan.zhihu.com/p/390681171Versal嵌入式设计教程本文档旨在提供有关将赛灵思Vivado®DesignSuite流程应用于Versal™VMK180/VCK190评估板的指示信
  • 2023-01-05HDMI1.4/2.0 Subsystem官方例程的建立
    HDMI1.4/2.0Subsystem官方例程的建立1、 项目背景明德扬(MDY)为某研究所研制的视频接口转换模块,该模块将HDMI视频转成LVDS7:1视频。视频输入接口采用的是HDMI4K输入,基于X
  • 2023-01-05HDMI1.4/2.0 Subsystem官方例程的建立
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  • 2022-11-03ZYNQ:从SDK到Vitis(二):工程开发中的一些差异
    一、官方示例代码的导入        在SDK中,开发人员导出硬件平台,启动SDK,创建相应的应用工程后,在projectexplorer会产生一个板级支持包文件夹,双击里面的system.mss文