从今天开始，我们讲解PCIE协议分析章节的内容，本章分为4节内容，具体如下。第1节：预备知识点我们知道要想深入了解FPGAPCIe逻辑、理解PIO例子工程、应用XAPP1052demo、应用XDMA例子工程，需要熟练知道PCIe的一些最基本的概念，比如PCIe配置空间、PCIeBar空间、PCIe地址映射、PCIe传输层

AXIInterConnect可以对AXI总线进行管理，支持多个主机采用AXI总线访问从机，或者一个主机访问多个从机。真正实现了总线通信，NMaster模块与MSlave模块的通信，减少了相互间通信的复杂度，内部实现时钟域转换，不需要外部的过度干预，内部可实现FIFO等，免去了很多场景下需要FIFO，Register，位宽转

一、什么是AXI协议？AXI（AdvancedeXtensibleInterface）是一种总线协议，该协议是ARM公司提出的AMBA（AdvancedMicrocontrollerBusArchitecture）3.0协议中最重要的部分，AMBA包括以下几个部分：AdvancedHigh-performanceBus(AHB)：高性能总线，用于连接高性能主设备，如处理器和DMA控制器等

来看这道题:之前编者想了很久，该如何仅根据后序序列建树，在反复研磨遍历的特征后，我突然发现：对于完全二叉树，我们完全可以采用其在线性表示（用数组）的性质解题性质:根节点x, 左子树索引为2x,右子树索引为2x+1且不为空。则，我们只需按后序遍历的特点递归建树即可。上代码:

概述Redis单实例的架构，从最开始的一主N从，到读写分离，再到Sentinel哨兵机制，单实例的Redis缓存足以应对大多数的使用场景，也能实现主从故障迁移。但是，在某些场景下，单实例存Redis缓存会存在的几个问题：写并发：Redis单实例读写分离可以解决读操作的负载均衡，但对于写操作，仍然是全部落

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AXI总线，burst操作，不能跨4K边界问题！在Master_A设计中，假如Master_A只操作一块64MSDRAM（此Master_A不操作任何其他Slave)，读写的数据量远远大于4K。因此其中某个Burst的操作可能会出现在4K边界上。请问:在这样的情况下，Master_A设计的Burst操作是否需要遵守4k边界的约定？  

在调试模式下，可以通过JTAG下载MPSoCPL的bit文件，再下载MPSoCPS的软件。这时候，PL已经下载，PS软件应该能够访问PL实现的AXI寄存器。但是PS的软件会卡住。如果使用同样的软件和bit文件，做成boot.bin，在QSPI/SD启动模式下，又一切正常。或者boot.bin里只有PS的软件，启动过程中通过Vivado加

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1.AXI传输层级概念在手册的术语表中，与AXI传输相关的有三个概念，分别是transfer(beat)、burst、transaction。用一句话串联就是：在AXI传输事务（Transaction）中，数据以突发传输（Burst）的形式组织。一次突发传输中可以包含一至多个数据（Transfer）。每个transfer因为使用一个周期，又被

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参考：https://www.xilinx.com/products/intellectual-property/aurora8b10b.html#documentationhttps://docs.amd.com/r/en-US/pg046-aurora-8b10bhttps://docs.amd.com/v/u/en-US/aurora_8b10b_ds797https://mp.weixin.qq.com/s/gT4QUgvoFF6UI0PAhfEPvQ补丁：Aurora系IP内部

TSN参考链接:linkxilinx内核TSNkernel代码链接:linkpetalinux-config-ckernel选择如下：TSNPL端设备树配置代码tsn0_axi_firewall_0:axi_firewall@a0020000{ clock-names="aclk"; clocks=<&misc_clk_0>; compatible="xlnx,axi-firewall-1.2&qu

检查PCBA缺陷的AOI、3DAOI系统有一个局限性：即使是AOI也无法目视检查人眼隐藏的东西。带有平面端子的组件（如BGA、CSP、倒装芯片或QFN）的焊点通常不可见，现在每三个焊点中就有一个是隐藏的。然而，电子组件的可靠性本质上与这些焊点的质量有关。X射线检测可以查看组件内部，并可以显着减

知识：XDMA效率没有RIFFA高，最高似乎只支持1288位宽；输出的用户时钟是250MHZ;IP核配置：参考：https://docs.amd.com/r/zh-CN/pg195-pcie-dma/具体： 重要：PCIe:BARs标签页该标签页主要用于配置BAR，所谓的使能和配置各接口interface，其实质是配置不同的BAR，首先介绍下什么是BAR

         大家好,欢迎来到今天的总线学习时间!如果你对电子设计、特别是FPGA和SoC设计感兴趣，那你绝对不能错过我们今天的主角——AXI4总线。作为ARM公司AMBA总线家族中的佼佼者，AXI4以其高性能和高度可扩展性，成为了现代电子系统中不可或缺的通信桥梁。    上

本文完全参考野火的DDR3读写控制设计，原文十分详细，需要的可以去看看。一、AXI4接口详解AXI接口由5个独立的通道构成，分别是读地址、读数据、写地址、写数据、写响应。如下是读传输过程示意图，使用读地址与读数据通道。主机首先在读地址通道给出读地址和控制信号，然后