引言电荷泵锁相环(ChargePumpPhase-LockedLoop,CPPLL)作为现代电子系统中重要的时钟同步和频率合成元件，因其高稳定性、大捕获范围和易于集成的特点，被广泛应用于无线通信、频率综合器和时钟恢复电路中。在CPPLL的设计中，锁定检测电路是确保系统稳定运行的关键部分。本文将对电

本期是平台君和您分享的第87期内容01PLL概述锁相环（PLL，Phase-lockedloops）是一个负反馈系统，它的工作原理是，鉴频鉴相器将外部输入的时钟信号和压控振荡器产生的时钟信号的相位进行比较，输出一个正比于两个时钟信号相位误差的电压加到电荷泵和低通滤波器上，处理后再加到

5.1.3为什么研究线性时不变系统        从前面的分析可知，线性系统不一定是时不变系统，时不变系统不一定是线性系统。比如，式（5-5）表示的系统是时不变系统，但不是线性系统（是增量线性系统）；式（5-12）表示的系统是时不变系统，但不是线性系统（也不是增量线性系统）；式（5-15）表示的系

PLL是一个相位负反馈系统，主要由鉴相器、低频滤波器、压控振荡器构成，产生特定频率的信号。工作原理输出信号uo和输入信号ui的相位在PD中进行比较，输出一个信号ud，是输入信号与输出信号相位差的函数。若输出信号相位恒定：则输入信号与输出信号的相位差也恒定，则经过低通滤波器，滤

stm32时钟源目录stm32时钟源MCU提供5种时钟源(1) HSE高速外部时钟(2) HSI高速内部时钟(3) LSE低速外部时钟(4) LSI低速内部时钟(5) PLL倍频锁相环定时器是挂载在总线下，而不同的总线的频率是不同的，而总线的频率是由时钟提供，而时钟的提供者又各不相同，所以必须要提前了解时钟源的

8.4.1全数字锁相环介绍随着CMOS工艺的演进，数字电路的尺寸得到不断的微缩，工作电压不断的降低，这使得模拟PLL受到了许多挑战，如环路滤波器中无源器件尺寸庞大，即使在更先进的CMOS工艺下也无法缩小，如果改为片外器件又会引入额外噪声，并增加pad需求和PCB面积，如下图所示，一个典型的模拟PLL

介绍​ cd4046主要用于调频（FM）信号的调制与解调，频率的合成，各种音频产生的领域。本博文主要介绍一下CD4046的一些基础配置还有基础用法，用2023年电赛H题为例子搭建（其实我也只会这个了QAQ），第一次学这个东西，如果有讲不到的东西，请见谅