vivado USE_DSP

标签：USE use dsp Syntax vivado DSP 模块

USE_DSP属性指示Vivado设计套件合成数学模块
转换为目标设备上的DSP块。
提示：USE_DSP48已弃用，应替换为USE_DSP。
默认情况下，乘数（mults）、mult-add、mult-sub、mult-accumulate类型的结构为
分配到DSP块中。然而，加法器、减法器和累加器也可以进入
DSP块，但默认情况下是用逻辑实现的。USE_DSP属性
覆盖默认行为，并使用DSP定义这些结构。
DSP还可以用于实现数学之外的许多其他逻辑功能，例如
作为计数器、多路复用器和移位寄存器。然而，对于复杂的模块，例如
多路复用器，您需要手动实例化DSP。
此属性可以作为信号的属性放置在RTL中，例如：

(* use_dsp = "yes" *) module test(clk, in1, in2, out1); 您可以将USE_DSP应用于RTL源代码中的模块，但它仅适用于它
在上指定。您还可以将其作为XDC约束应用于设计中的分层单元格。
架构支持
所有设备。
适用对象
此属性可以放置在信号、架构和组件、实体的RTL中
以及模块。优先级如下：
1.信号
2.架构和组件
3.模块和实体
价值观
•是：使用DSP块实现数学函数。
•否：不要更改Vivado合成的默认行为。
•逻辑：仅适用于UltraScale架构。使用DSP块实现大/宽
XOR函数。 Syntax Verilog Syntax (* use_dsp = "yes" *) module test(clk, in1, in2, out1); VHDL Syntax attribute use_dsp : string; attribute use_dsp of P_reg : signal is "no" XDC Syntax set_property use_dsp yes [get_cells -hier ….]

标签：USE,use,dsp,Syntax,vivado,DSP,模块
From： https://blog.csdn.net/cckkppll/article/details/141690819