实验1 熟悉 VIVADO 编译环境

一  实验目的

1.熟悉VIVADO的编译环境

2.熟悉在 VIVADO 环境下运用 Verilog HDL 语言的编程开发流程，包括源程序的编写、编译、模拟仿真及程序下载。

二  实验内容

1． VIVADO 环境下源程序的编写、编译

2． 模拟仿真

3． 程序下载

三  实验要求

1.在VIVADO环境下完成三人表决器电路的设计及仿真

2.在完成配置程序的下载，并在EGo1开发板上对程序进行最终验证

四  实验原理

四  实验步骤

1.创建一个新项目，参考实验一完成相关配置。

2.输入设计，创建Design Source文件。

三人表决器的Verilog参考程序

module test1(

    input a,

    input b,

    input c,

    output f

    );

    assign f=a&b|a&c|b&c;

endmodule

3.创建Simulation文件，编写仿真文件

仿真文件的参考程序

`timescale 1ns / 1ps

module test11;

    reg a,b,c;

    wire f;

    test1 uut(a,b,c,f);

    initial begin

            a=0;b=0;c=0;

     end

        always #10 {a,b,c}={a,b,c}+1;   

endmodule

4.进行Run Behavioral Simulation仿真，观察仿真结果

5.创建Constraints文件，编写约束文件

## Switiches

set_property PACKAGE_PIN U3 [get_ports a]

set_property IOSTANDARD LVCMOS33 [get_ports a]

set_property PACKAGE_PIN U2 [get_ports b]

set_property IOSTANDARD LVCMOS33 [get_ports b]

set_property PACKAGE_PIN V2 [get_ports c]

set_property IOSTANDARD LVCMOS33 [get_ports c]

##led

set_property PACKAGE_PIN K2 [get_ports f]

set_property IOSTANDARD LVCMOS33 [get_ports f]

6.进行综合、实现生成比特流文件，连接开发板进行验证

五  实验数据记录

1.仿真波形

a,b,c三位输入，f一位输出，观察仿真波形可知，当a,b,c中任意两个值及以上为1时，f输出为1，完成了三人表决器的逻辑设计。

2.EGO1开发板

SW7、SW6、SW5三位输入，LD2_0输出，观察可知，当SW7、SW6、SW5中任意两个拨码开关及以上为1时，led灯点亮，完成了三人表决器的功能。