Constraint Random Verification
Constraint Random Verification (CRV) 是一种用于生成具有特定约束的随机测试用例的技术，以确保生成的输入激励满足某些设计要求。
在 CRV 中，定义了一组捕获设计要求的约束，例如数据范围、时序要求和接口协议。然后，测试平台生成一组满足这些约束条件的输入激励。然后，生成的测试用例可用于验证设计的功能和性能。
CRV 是一种流行的验证技术，因为它可以生成大量涵盖各种场景的随机测试用例。通过使用 CRV, 验证工程师可以快速识别使用其他验证技术可能无法发现的潜在设计错误。
CRV 的主要优势之一是其可扩展性。它可用于验证任何规模和复杂程度的设计，并且可以相对轻松地生成数百万个测试用例。此外， CRV 允许快速迭代和修改测试用例，从而加快验证过程。
但是， CRV 也有一些局限性，生成的测试用例可能无法涵盖所有可能的场景，并且某些 bug 可能仍未被发现。此外，创建有效的约束可能具有挑战性，尤其是对于复杂的设计。最后，调试失败的测试用例可能很困难，因为失败的根本原因可能不会立即显现出来。
Example
我们想要验证 4-bit adder,该加法器添加两个输入 A 和 B,并生成 4 位输出 C。我们希望使用 CRV 生成一组测试用例，这些用例涵盖各种场景并满足以下约束：
- 输入值 A 和 B 应在 0-15（4位数字）的范围内。
- 输出值 C 应在 0-31（5位数字）的范围内。
- 加法器应为有符号和无符号输入正确运行。
- 加法器应针对 A 和 B 的所有组合正确运行。
为了生成测试用例，我们将使用 CRV 工具定义约束，例如 SystemVerilog 的 randomize()函数。下面是一个示例代码片段，演示如何在 SystemVerilog 中定义约束：
class Adder;
// Define the inputs and output
rand bit [3:0] A, B;
rand bit [4:0] C;
// Define the constraints
constraint c_adder { A inside {[0:15]};
B inside {[0:15]};
C == A + B;
}
function void display();
$display("A=0x%0h B=0x%0h C=0x%0h", A, B, C);
endfunction
endclass
module tb;
initial begin
Adder m_adder = new();
// Generate A and B randomly with the constraint that A and B cannot be the same
m_adder.randomize() with { A != B };
m_adder.display();
end
endmodule
在此示例中，我们定义了一个测试台类，其中包含加法器的输入和输出，以及我们想要满足的约束。然后我们创建一个此类的对象并将其随机化。对象内部变量所假定的值将基于其中定义的约束。
使用该测试平台，我们可以快速生成大量随机测试用例，这些测试用例涵盖了广泛的场景，并验证了加法器设计的功能。
局限性
一些潜在的限制是：
- 复杂性：随着设计变得越来越复杂，可能很难定义完全满足设计要求的约束。在某些情况下，可能需要多次迭代来优化约束，以确保他们涵盖所有可能的方案。
- 调试：使用随机测试用例，隔离和调试失败的测试可能更加困难。由于输入和输出是随机生成的，因此确定故障的根本原因可能具有挑战性。
- 覆盖范围：虽然 CRV 会生成随机测试用例，但它并不能保证已涵盖所有场景。在某些情况下，可能需要添加其他的测试用例以确保完全覆盖。
- 性能：由于 CRV 会生成随机测试用例，因此对于性能关键型设计来说可能效率不高。在这种情况下，定向测试可能更合适。
- 可扩展性：对于非常大的设计，生成随机测试用例可能会变的计算成本高昂，或者可能需要更大的内存。在这种情况下，形式验证等替代技术可能更合适。