FPGA原语

ODDR代表的是双数据速率输出寄存器（Output Double Data Rate Register）。这种原语用于在一个时钟周期内产生两个数据输出，通常用于高速数据传输和时钟数据恢复等应用。在以下示例VHDL代码中，ODDR原语被用来生成一个双数据速率的输出信号ad9653_1clk。

ad1_clk : ODDR
    generic map(
        DDR_CLK_EDGE => "OPPOSITE_EDGE", -- "OPPOSITE_EDGE" or "SAME_EDGE"
        INIT => '0', -- Initial value for Q port ('1' or '0')
        SRTYPE => "SYNC") -- Reset Type ("ASYNC" or "SYNC")
    port map (
        Q => ad9653_1clk, -- 1-bit DDR output
        C => clk18, -- 1-bit clock input
        CE => '1', -- 1-bit clock enable input
        D1 => '1', -- 1-bit data input (positive edge)
        D2 => '0', -- 1-bit data input (negative edge)
        R => '0', -- 1-bit reset input
        S => '0' -- 1-bit set input
    );