Simulator

Error

A fatal run-time error was detected. Simulation cannot continue.

此错误表示仿真时间出了问题。最常见的问题就是，出现了类似always #0 clk=~clk;这样的0延时循环。

Synthesize

Critical Warning

conditional expression could not be resolved to a constant

此错误直接指向某个generate块。但是这不代表generate有错，错误往往是被generate的模块内部出了问题。

multi-driven net

此错误表示某个变量有多个驱动源。可能有如下情况：

1. 一个变量在多个always块中充当左值（被赋值的）变量。这样的Verilog有问题，应该给予纠正。
2. 端口的方向定义错误。比如在底层模块中定义a是input，但是顶层调用时给它接了b端口，定义是output。这样方向不匹配就会出现该错误。
3. 某些IP可能就是会导致这样的问题。该链接是Vivado Forum提供的一个例子。

setting property 'IOSTANDARD' is not allowed for GT terminals

此错误表示对不允许定义电平的管脚定义了电平。这种管脚往往是开发板上已存在的特殊管脚，比如时钟。

此错误只会出现在通过xdc编写管脚约束的情况下。如果在Synthesized Design中修改管脚约束并由此生成xdc文件是不会出错的。