近期，台积电总裁魏哲家在一次法说会中透露了有关2纳米芯片的最新进展，并提到了“晶背供电”技术，这个领域的神秘黑科技正逐渐引起人们的兴趣。
在最近的台积电法说会上，总裁魏哲家不仅提到了2纳米制程的进展，还透露，3纳米技术在高速计算和智能手机等应用领域引起了客户的浓厚兴趣，与2纳米在同一时间段不相上下，甚至更为引人注目。
台积电预计2纳米制程将如期于2025年量产，并强调该技术将成为业界最领先的半导体技术。与此同时，适用于高性能计算（HPC）的2纳米背面电轨（Backside Power Rail）解决方案计划于2025年下半年推出，并在2026年实现量产。
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台积电的N2P制程技术将引入晶背供电网络（BackSide Power Delivery Network; BSPDN），以降低电阻和改善信号，预计将提高性能达10%至12%，并减少逻辑面积10%至15%。
当前，半导体制造已经进入了一个棘手的问题，即如何在晶体管尺寸逼近单一纳米尺度时制造出更小巧、性能更出众、能够迅速批量生产的下一代组件。
因此，芯片制造领域的竞争正变得愈加激烈，台积电、英特尔、三星等半导体制造巨头都在积极展示他们的3纳米、2纳米等先进工艺技术突破，包括GAA（闸极全环电晶体）、High-NA（高数值孔径）、先进封装等一系列创新技术，以延续摩尔定律。
与EUV光刻技术类似，晶背供电技术被视为继续开发更精细工艺的关键技术，预计将成为半导体工厂新的竞争战场。 晶背供电技术的出现带来了一些全新的制程步骤。
晶背供电网络将电源分配到晶圆背面，为标准单元提供直接电源。这样不仅导线更宽，电阻更低，而且电子不需要穿越后续工艺步骤的元件堆叠。这有助于减轻电压降的问题，显着改善芯片性能。此外，分离逻辑IC的电源供应网络和信号线有助于减缓后续工艺步骤中的线路拥堵问题。此外，晶背供电技术还有望通过设计技术协同优化（DTCO），实现更高效的导线设计，从而缩小逻辑标准单元的尺寸。最终，它有望推动3D系统单芯片的设计，如逻辑与内存的堆叠，使其更加高效。
此外，通过将电源分配到背面，下方的金属层将形成更宽松的间距，这意味着可以减少EUV光刻的次数，从而降低成本。
如上所述，台积电的晶背供电技术将在2纳米芯片制程中发挥重要作用，不仅提高性能，还改变了芯片制造的规则，为半导体行业的发展带来新的机遇和挑战。
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