VL59 根据RTL图编写Verilog程序

解析：先观察电路情况，两个D触发器，一个与门，先将第一个D触发器写出来，命名reg变量为data_in_reg，显然是将输入信号data_in寄存一位，最后data_out信号，是当前输入信号与寄存信号非的与。

`timescale 1ns/1ns

module RTL(
	input clk,
	input rst_n,
	input data_in,
	output reg data_out
	);

	reg data_in_reg;

	always@(posedge clk or negedge rst_n)
		if(!rst_n)
			data_in_reg <= 1'b0;
		else
			data_in_reg <= data_in;

	always@(posedge clk or negedge rst_n)
		if(!rst_n)
			data_out <= 1'b0;
		else
			data_out <= data_in & ~data_in_reg;

endmodule