基于JFM7K325T的半高PCIex4双路万兆光纤收发卡    一、板卡概述   板卡采用JFM7K325T芯片作为主处理器，可应用于万兆网络、高速数据采集、存储；光纤隔离网闸等领域。      二、功能和技术指标： 板卡功能参数内容

VC709E基于FMC接口的JFM7VX690T36 PCIeX8接口卡    一、板卡概述    本板卡基于FPGAJFM7VX690T36芯片，支持PCIeX8、两组64bitDDR3容量8GByte，HPC的FMC连接器，板卡支持各种FMC子卡扩展。软件支持windows，Linux操作系统。       

来自：https://www.zhihu.com/question/654832546/answer/71647384740先放结论，NVlink对推理速度的提升非常大，非常非常大！这可能和高赞答案的结论不一样，且听我娓娓道来:D最近在分析RTX4090 上用FP8tensorcore跑70B模型的性能瓶颈，发现大模型推理过程中，很多时候通信是非

产品概述PCIE734-1 是一款基于 PCIE 总线架构的 KintexUltraScale 系列 XCKU060FPGA 高性能 4 路 SFP+光纤数据处理平台。该平台具有 1 个 PCIeGen3x8 主机接口、4 个 SFP+10G 光纤接口，可以实现 4 路 SFP+10G 光纤的数据实时采集、处理、传输。板 卡

AERAER(AdvancedErrorReporting)是一种用于检测和报告PCIe设备中发生的错误的机制，它允许PCIe设备检测到并报告各种类型的错误。错误类型包含CorrectableErrors和Uncorrectableerrors两种，其中Uncorrectableerrors下面又分为ERR_FATAL和ERR_NONFATAL。CorrectableErrors：可

1.概述PCIe总线的最大特点是像CPU访问DDR一样，可以直接使用地址访问PCIe设备（桥），但不同的是DDR和CPU同属于存储器域，而CPU和PCIe设备属于两个不同的域，PCIe设备（桥）的地址空间属于PCIe总线域。存储器域访问PCIe总线域或者PCIe总线域访问存储器域，需要经过一系列的转换才可以完成。2.跨域

1.概述早期的计算机使用PCI（PeripheralComponentInterconnect）总线与外围设备相连，PCI总线使用单端并行信号进行数据传输，由于单端信号很容易被外部系统干扰，其总线频率很难进一步提高。目前，为了提高总线频率以获得更高的总线带宽，高速串行总线逐步替代了并行总线，PCIExpress总线已逐

PCIeTLP（事务层数据包）路由主要分为以下几类及其作用：1.基于地址的路由(Address-BasedRouting)作用：用于MemoryRead/Write和I/ORead/Write等事务，TLP头中包含目标地址，交换机根据该地址将TLP转发到正确的设备。2.基于ID的路由(ID-BasedRouting)作用：用于配置Read/Write和

今天聊聊纯国产高速存储方案怎么设计，主要是针对pcie switch架构做深入分析，switch架构方案的优点是特别灵活，对速率和盘的容量可以任意扩展，并且支持标准ext4文件系统，可以将磁盘取下插入到windows系统上被识别到标准盘符，同样也可以插入到linux系统被识别成标准盘符。下面开始分

模糊路由（ImplicitRouting，又译为隐式路由）只能用于Message的路由。前面的文章中多次提到过，PCIe总线相对于PCI总线的一大改进便是消除了大量的边带信号，这正是通过Message的机制来实现的。PCIe定义的Message主要有以下几种类型：PowerManagementINTxlegacyinterruptsignalingE

地址路由（AddressRouting）的地址包括IO和Memory。对于Memory请求来说，32bit的地址使用3DW的Header，64bit的地址使用4DW的Header。而IO请求则只能使用32bit的地址，即只能使用3DW的Header。注：再次强调，IO请求是为了兼容早期的PCI设备的，在新的PCIe设备中禁止使用。3DW和4DW的TLPHeader

ID路由（IDRouting）有的时候也被称为BDF路由，即采用BusNumber、DeviceNumber和FunctionNumber来确定目标设备的位置。这是一种兼容PCI和PCI-X总线协议的路由方式，主要用于配置请求（ConfigurationRequest）的路由，在PCIe总线中，其还可以被用于Completion和Message的路由。前面的文章提

基于JFM7K325T的半高PCIex4双路万兆光纤收发卡    一、板卡概述   板卡采用JFM7K325T芯片作为主处理器，可应用于万兆网络、高速数据采集、存储；光纤隔离网闸等领域。      二、功能和技术指标： 板卡功能参数内容主处理器

英伟达针对企业级服务器推出了两种不同版本的显卡，一种是Nvlink版本，另一种是PCIE版本，这两种究竟有何区别，我们用于ai训练的时候又该如何选择呢？首先我们来看看PCIE版本的，PCIe版显卡对于PCIE版本的GPU而言，仅能通过桥接器与相邻的GPU相连，如下图的GPU1只能直接访问GPU2，而不能直接

上一篇文章介绍了Type0型配置空间Header中的BAR的作用和用法，但是PCIe中的桥设备（Switch和Root中的P2P）又是如何判断某一请求（Request）是否属于自己或者自己的分支下的设备的呢？（定义范围）这实际上是通过Type1型配置空间Header中的Base和Limit寄存器来实现的，这篇文章来进行简单地介绍一下

基地址寄存器（BAR）在配置空间（ConfigurationSpace）中的位置如下图所示：其中Type0Header最多有6个BAR，而Type1Header最多有两个BAR。这就意味着，对于Endpoint来说，最多可以拥有6个不同的地址空间。但是实际应用中基本上不会用到6个，通常1~3个BAR比较常见。主要注意的是，如果某个设备的B

前面的文章中介绍过有两种类型的配置空间，Type0和Type1，分别对应非桥设备（Endpoint）和桥设备（Root和Switch端口中的P2P桥）。Type0还是Type1是由事务层包（TLP）包头中的TypeField所决定的，而读还是写则是由TLP包头中的FormatField所决定的。分别以下两张图所示：之前的文章中强调过，PCIe中

早期的PC中，所有的IO设备（除了存储设备之外的设备）的内部存储或者寄存器都只能通过IO地址空间进行访问。但是这种方式局限性很大，而且效率低，于是乎，软件开发者和硬件厂商都不能忍了……然后一种新的东西就出来了——MMIO。MMIO，即MemoryMappedIO，也就是说把这些IO设备中的内部存储和寄

需要特别注意的是，PCIe的Spec中明确规定只有Root有权限发起配置请求（OriginateConfigurationRequests），也就是说PCIe系统里面的其他设备是不允许去配置其他设备的配置空间的，即peer-to-peer的配置请求是不允许的。并且配置请求的路由（Routing）方式只能是采用BDF（Bus，Device，Function）。处

ComputeExpressLink(CXL)是一项旨在提高数据中心和高性能计算环境中CPU、内存及加速器之间通信效率的技术。尽管自2019年以来就已经存在并开始被一些产品使用，但直到2025年，CXL才有望从一个非常小众的技术转变为常规技术，广泛应用于现代服务器中。CXL相关扩展阅读：CXL与近

前面的文章中介绍过，每一个PCIe设备可以只有一个功能（Function），即Fun0。也可以拥有最多8个功能，即多功能设备（Multi-Fun）。不管这个PCIe设备拥有多少个功能，其每一个功能都有一个唯一独立的配置空间（ConfigurationSpace）与之对应。和PCI总线一样，PCIe总线中的每一个功能（Function）都有一个唯

前面的一系列文章简要地介绍了PCIe总线的结构、事务层、数据链路层和物理层。下面我们用一个简单地的例子来回顾并总结一下。Requester端如下图所示，Requester的应用层（软件层）首先向其事务层发送如下信息：32位（或者64位）的Memory地址，事务类型（TransactionType），数据量（以DW为单位），TC（Traf

前面的文章简单的介绍了一些关于PCIe总线事务层（TransactionLayer）和数据链路层（DataLinkLayer）的一些基本概念。这篇文章来继续聊一聊PCIe总线的最底层——物理层（PhysicalLayer）。在PCIeSpec中，物理层是被分为两个部分单独介绍的，分别是物理层逻辑子层和物理层电气子层，其中后者一般

前面的文章介绍过，数据链路层（DataLinkLayer）主要进行链路管理（LinkManagement）、TLP错误检测，FlowControl和Link功耗管理。数据链路层不仅可以转发来自事务层的包（TLP），还可以直接向另一个相邻设备的数据链路层直接发送DLLP，比如应用于FlowControl和Ack/Nak的DLLP。如下图所示：数据

本节概述传输速率与带宽对应表如下，注：此表为全双工通信速率且没考虑编码方式详细说明我们在接触PCIe设备时会接触到一个词，传输速率，比如8GT/s。或者有人问你设备的带宽多少？通信速率多少？Width（带宽）：通常用x1、x2、x4、x8等表示，表示该链路由几条lane组成。Speed（速率）：通常用2.5GT/s