- 2024-08-07笔记:从Aurora 8b/10b 到Aurora 64b/66b (三):自定义PHY层收发
相较于8/10来说没那么复杂,需要考虑的情况只有八种;但是gearbox的控制需要额外的心思:每三十二周期所有操作都需要停止;这一点在收发都需要注意;RX:核心思想是利用header做检测,将夹杂在数据流中的控制包滤除掉;modulegt_phy_rx(inputwirei_rx_clk
- 2024-08-01Modelsim仿真实现Verilog HDL序列检测器
检测接收到的数字序列中出现“10011”的次数。例如输入序列为40位:1100_1001_1100_1001_0100_1100_1011_0010_1100_1011从最高位开始检测,出现了2次:1100_1001_1100_1001_0100_1100_1011_0010_1100_1011所以,序列检测器的计数结果应该是2。状态机如下:当前状态current_stat
- 2024-05-16有限状态机
1状态机原理VerilogHDL语句块都是并行执行的,若想按照顺序的方式执行语句,则会使用有限状态机,简称为状态机。状态机的设计分为一段式、二段式和三段式。通常使用两段式状态机和三段式状态机。1.1二段式状态机二段式状态机使用一个时序逻辑进行状态的转移,另一个时序逻辑进行数
- 2024-04-28verilog 状态机模版
定义所有状态参数localparamIDLE=3'b000;localparamBOF=3'b001;localparamFIND=3'b010;localparamCHANGE=3'b011;localparamERROR=3'b100;localparamEOF=3'b101;always@(posedgeI_sys_clkor
- 2023-12-04HDMI实现方块移动
`timescale1ns/1ps////////////////////////////////////////////////////////////////////////////////////Company://Engineer:////CreateDate:2023/12/0418:50:05//DesignName://ModuleName:block_move//ProjectName://TargetDevices://
- 2023-03-06状态机的Verilog写法
状态机的Verilog写法 “硬件设计很讲究并行设计思想,虽然用Verilog描述的电路大都是并行实现的,但是对于实际的工程应用,往往需要让硬件来实现一些具有一定顺序的工
- 2023-03-04无符号乘法器
无符号乘法器与无符号加法类似,无符号乘法器也要求两边的乘数是无符号的,一旦有一方为有符号数,则整个结果为有符号数,否则综合会出现不可预知的结果。与无符号加法不同的是,无
- 2023-03-04有符号加法的Verilog实现
有符号加法的Verilog实现形式,推荐两种方式:方式一:传统方式,手动扩位,实现左右位宽匹配,扩位为符号位,另外信号输入有符号数,一定要显示定义,Verilog默认不定义就是无符号类型1
- 2023-03-04无符号二进制加法
无符号二进制加法,需要保证两个相加的加数均为无符号数,如果有一个位有符号数,则均为有符号运算,结果为有符号数,即对于减法来讲,不存在无符号减法。 无符号A+无符号B=无
- 2023-01-09牛客进阶题目20:根据状态转移写状态机-二段式
把输出段与次态段合并即可`timescale1ns/1nsmodulefsm2( inputwireclk, inputwirerst, inputwiredata, outputregflag);//*************code****
- 2023-01-09牛客进阶题目19:根据状态转移写状态机-三段式
普通三段式,根据状态转移图写即可。`timescale1ns/1nsmodulefsm1( inputwireclk, inputwirerst, inputwiredata, outputregflag);//*************c
- 2022-09-18矩阵键盘
moduleArray_KeyBoard#( parameter CNT_200HZ=60000)( input clk, input rst_n, input [3:0] col, output reg [3:0] row, output reg [
- 2022-09-01三种状态机的区别?
状态机的写法可以分为以下几种:一段式:最主要的特征是只有一个always块。在这个always块内既描述状态转移,又含有组合逻辑输入/输出,当前状态用寄存器输出;在这种状态机的写法
- 2022-08-31verilog 中的三段式状态机
抄的:https://zhuanlan.zhihu.com/p/431143109一段式状态机特点:最主要的特征是只有一个always块。在这个always块内既描述状态转移,又含有组合逻辑输入/输出,当前状态用