时序约束和综合时钟频率#时钟单位为ns，2ns对应500M时钟频率create_clock-period2[getportsclk]skew#设置时钟的skew，即上升沿之间的误差，当前设置为0.3nsset_clock_uncertainty-setup0.3[get_clocksCLK]transition#设置时钟上升沿的转化时间set_clock_transi

1.report clocksignalsconvergingonamuxslave_adc是在mclk下进行同步，adc_bclk_i则是来自外部，因此切换bclk可能导致毛刺。可以通过切换之前先关闭后级的相关模块。 2.flagsaclocksinalwhosemulti-fanoutsconverge不太清楚要不要解决3.Ac_unsync01(3):Check

接着前面Lint检查之后需要对RTL进行CDC检查，以下是简单的步骤。1.在完成lint检查后，也就是确保没有语法错误之后，点击GoalSetup，然后勾选主窗口下cdc_setup_check，然后点击RunGoal(s) ，当运行完成，会自动弹出AnalyzeResult窗口。2.得到分析结果后，cdc/cdc_setup_check

SpyGalss是Synopsys(新思科技)推出的一款静态Signoff平台，目前业界唯一可靠的RTLSignoff解决方案，可以帮助客户在设计早期发现潜在问题，保证产品质量，极大的减少设计风险，降低设计成本。笔者在转行做IC前没用过该软件，后面是入行后老员工指导需要用该软件进行跨时钟域检查，他说该软

1.RDC解释当前复杂设计除了包含多个时钟域外还包含了多个异步复位域。实际上，如果设计种存在跨异步复位域时同样会经常会遇到亚稳态的问题。具体而言，对于有多个异步复位域的设计，如果某个异步复位在复位时，其复位的信号可能正好落在接受域时钟的建立和保持时间窗口内，这会造成接受