1.report clock signals converging on a mux
slave_adc是在mclk下进行同步，adc_bclk_i则是来自外部，因此切换bclk可能导致毛刺。 可以通过切换之前先关闭后级的相关模块。
2.flags a clock sinal whose multi-fanouts converge
不太清楚要不要解决
3.Ac_unsync01 (3) : Checks unsynchronized crossings for scalar signals
跨时钟域同步打拍了
4.Clock_sync05 (3) : Reports primary inputs sampled by multiple clock domains
tconfig为静态寄存器，被多时钟域采样没关系
5.Ac_conv01 (2) : Checks sequential convergence of same-domain signals synchronized in the same destination domain
如果前级的同步没有做好的话，导致000变成了001或者其他，后级的汇聚到组合逻辑可能会出现问题。
6. Ac_cdc01a (6) : Checks data loss for multi-flop or sync cell or qualifier synchronized clock domain crossings
adcmclk慢，pclk快。慢采快，需要考虑是否能够正确采样。
7. Clock_glitch05 (3) : Flags asynchronous sources that converge with different domain clocks
还是前面的问题，时钟门控导致的毛刺
标签：domain,errors,clock,Ac,Checks,signals,check,Spyglass,时钟 From： https://www.cnblogs.com/riscv123/p/18373331