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指定时钟门控延迟在综合过程中，DesignCompiler假设时钟是理想的。理想时钟在时钟网络中不产生任何延迟。这种假设是因为直到时钟树综合之后，实际的时钟网络延迟才为人所知。实际上，时钟并不是理想的，并且通过时钟网络存在非零延迟。对于具有时钟门控的设计，寄存器处的时钟网络延

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