简介本章节主要针对XILINX的PLLIP做详细介绍，并通过AXILite总线对时钟在线配置。VIVADO界面选择clockingwizardIP具体介绍如下：PLLIP介绍clockingoption界面1、MMCM和PLL选择；        （1）PLL：为锁相回路或锁相环，用来统一整合时钟信号，使高频器件正常工作，如内存

1、配置   2、关注一下VCO的频率，一个psen高脉冲，输出相位偏移1/56个VCO周期  3、仿真输出    描述，输入200MHz，输出1-200MHz；每一个psen移动17.8ps；输出2-200MHz相位固定不变。如下为移相操作时序图。 仿真输出：  

输入输出时钟频率，input 322.265625Mhz,output312.5Mhz对于使用MMCM与PLL的不同情况，虽然输入输出频率是一样的，但是，分/倍频系数是不同的，不能使用同一套参数(M/D/O)。原

IP核之MMCM/PLL实验​PLL的英文全称是PhaseLockedLoop，即锁相环，是一种反馈控制电路。PLL对时钟网络进行系统级的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程

1）实验平台：正点原子达芬奇FPGA开发板2)摘自【正点原子】达芬奇之FPGA开发指南3）购买链接:https://detail.tmall.com/item.htm?id=6243354965054）全套实验源码+手册+视频下