SystemVerilogClockingBlockPartII时钟模块允许在指定的时钟事件对输入进行采样并驱动输出。如果提到时钟模块的输入skew,则该模块中的所有输入信号都将在时钟事件之前以skew时间单位进行采样。如果提到时钟模块的输出skew，则该模块中的输出信号都将在相应的时钟事件之后以ske

SystemVerilogClockingBlocks默认情况下，模块端口和接口不指定信号之间的任何时序要求或同步方案。在clocking和endclocking之间定义的时钟块正是这样做的。它是与特定时钟同步的信号集合，有助于指定时钟和信号之间的定时要求。这将允许测试编写者更多地关注事务，而不是担心信号

clocking会设置input和output的延时defaultinput#3nsoutput#1ns数据是在时钟上升沿驱动的,在时钟上升沿,将vld驱动到dut,dut中也会在时钟上升沿采样vld认为加大delay之后,可以直接看到采样到的是什么信号,所以可以通过clocking中加入delay相当于模拟建立和保持时间

接口module可以例化模块,可以例化接口接口不能例化模块采样和数据驱动时钟驱动数据,数据会有延迟,RTL仿真的时候,不会仿真出这个延时;RTL仿真的时候,不会仿真出寄存器的延时;只有在门级仿真的时候,才会表现出来时钟对于组合电路的驱动会默认增加一个无限最小的