在 IC design 的 DV（Design Verification）阶段，可以用 simulation 的方式来验证多个 component 在一起工作的时候是否可以正常运行。这里的 component 有点像是软件开发中的基础函数，通过不同库函数的组合可以实现不同的功能提供 API 供外部系统调用，而 DV 类似于验证这个 API 的输入输出是否如预期。
通常的做法是让 eda tool 不断的生成随机数种子，然后不断的在 eda tool 跑 simulation，这个过程非常耗时间，于是如何加速这个验证的过程便成了一个重要的议题。
參考：
标签：eda,tool,component,simulation,DV,dv From： https://www.cnblogs.com/windchen/p/16850952.html