本文章是笔者整理的备忘笔记。希望在帮助自己温习避免遗忘的同时，也能帮助其他需要参考的朋友。如有谬误，欢迎大家进行指正。
一、什么是压降
压降电压 VDO 是指为实现正常稳压，输入电压 VIN 必须高出所需输出电压 VOUT(nom) 的最小压差。请参见下图公式1所示：
公式1
如果 VIN 低于此值，线性稳压器将以压降状态工作，不再调节所需的输出电压。在这种情况下，输出电压 VOUT(dropout) 将等于 VIN 减去压降电压的值，如下图公式2所示：
公式2
以调节后输出电压为 3.3V 的 TPS799（LDO）为例：当输出 200mA 电流时，TPS799 的最大压降电压指定为 175mV（如下图1所示）。 只要输入电压为 3.475V 或更高，就不会影响调节过程。但 是，输入电压降至 3.375V 将导致 LDO 以压降状态工作并停止调节， 虽然应将输出电压应该调节为 3.3V，但 TPS799 没有保持稳压所需，如图 2 所示。
图1：TPS799 datasheet中VDO的参数图
图 2：在压降状态下工作的 TPS799
二、决定压降的因素
压降主要由 LDO 架构决定。 为说明原因，让我们来了解一下 P 沟道金属氧化物半导体(PMOS) 和 N 沟道 MOS (NMOS) LDO，并对比其工作情况。
1. PMOS LDO
图 3 所示为 PMOS LDO 架构。为调节所需的输出电压，反馈回路将控制漏-源极电阻 RDS。随着 VIN 逐渐接近 VOUT(nom) ，误差放大器将驱动栅-源极电压 VGS 负向增大，以减小 RDS，从而保持稳压。
图 3：PMOS LDO
在特定的点，误差放大器输出将在接地端达到饱和状态，无法驱动 VGS 进一步负向增大。 RDS 已达到其最小值。将此 RDS 值与输出电流 IOUT 相乘，将得到压降电压。随着 VGS 负向增大，能达到的 RDS 值越低。通过提升输入电压，可以使 VGS 值负向增大。因此，PMOS 架构在较高的输出电压下具有较低的压降。图 4 展示了此特性。
图 4：TPS799 的压降电压与输入电压关系图。
如图 4 所示，TPS799 的压降电压随输入/输出电压的增大而降低。这是因为随着输入电压升高 VGS 会负向增大。
2. NMOS LDO
NMOS 架构如图 5 所示，反馈回路仍然控制 RDS。随着 VIN 接近 VOUT(nom)，误差放大器将增大 VGS 以降低 RDS，从而保持稳压。
图 5：NMOS LDO。
在特定的点，VGS 无法再升高，因为误差放大器输出在电源电压 VIN 下将达到饱和状态。达到此状态时，RDS 处于最小值。 将此值与输出电流 IOUT 相乘，会获得压降电压。不过这也会产生问题，因为误差放大器输出在 VIN 处达到饱和状态，随着 VIN 接近 VOUT(nom) ，VGS 也会降低。这有助于防止出现超低压降。
3. 偏置LDO
很多 NMOS LDO 都采用辅助电压轨，即偏置电压 VBIAS，如图 6 所示。
图 5：带偏置电压轨的 NMOS LDO。
此电压轨用作误差放大器的正电源轨，并支持其输出一直摆动到高于 VIN 的 VBIAS。这种配置能够使 LDO 保持较高 VGS，从而达到LDO的超低压降。 有时并未提供辅助电压轨，但仍然需要在较低的输出电压下达到低压降。在这种情况下，可以用内部电荷泵代替 VBIAS，如图 7 所示。
图 7：带内部电荷泵的 NMOS LDO。
电荷泵将提升 VIN，以便误差放大器在缺少外部 VBIAS 电压轨的情况下仍可以生成更大的 VGS 值。
4. 其他因素
除了架构之外，压降还会受到其他一些因素的影响，如表 1 所示。
表 1：影响压降的因素。
很显然，压降并不是一个静态值。虽然这些因素会提高选择 LDO 的复杂程度，但同时，还能帮助您根据特定的条件选择最适合的 LDO。
三、总结
LDO的压降是其正常工作的一个关键参数，它影响着稳压器的性能和效率。不同的LDO架构和设计会导致不同的压降特性，设计时需要根据具体的应用需求选择合适的LDO以满足压降要求。硬件设计工程师在设计LDO的时候，务必详细阅读相应的LDO芯片的datasheet，熟读后典型特征的曲线图（如下图所示），获取所需的设计参数。