1.首先需要明确一点：
modelsim 与 quartus ii 联合仿真时，利用quartus ii 可以在par-->simulation-->modelsim文件夹下面自动生成testbench模板，文件名为 "工程名.vt"，例如“flow_led.vt”，该文件中的模块名为“工程名_vlg_tst”，例如 “flow_led_vlg_tst”。同时为时序仿真生成相应的文件，其中包含2个文件和2个文件夹为modelsim单独进行时序仿真时所必需的，他们分别是：① “工程名.vo”；②“工程名_v.sdo”；③“altera_ver”文件夹；④；“cycloneive_ver”文件夹。其中：①、② 在 “工程文件夹-->par-->simulation-->modelsim” 路径下存放；③、④ 在 “工程文件夹-->par-->simulation-->modelsim-->verilog_libs” 路径下存放。其中④的文件夹名称与所选的FPGA芯片型号有一定的关系。ModelSim单独进行时序仿真时，需要将这4个文件拷贝到 “工程文件夹-->sim” 路径下。这里的工程文件夹是总的工程文件夹，不是为建立 quartus ii 工程的par 文件夹 或者 为建立modelsim功工程的sim文件夹。
2. 其次，为了养成良好的习惯，我们在modelsim单独仿真之前，需要在““工程文件夹-->sim” 路径下”新建名为 “tb” 的文件夹来存放testbench文件。如下图所示，其中.bak文件为testbench的备份文件，可删除。
3. modelsim单独进行功能仿真：
（1）打开modelsim，如果之前用该软件进行过单独仿真，可能存在未关闭工程，点击“file-->close project” 来关闭历史工程。
（2）点击“file-->new-->project” 来新建工程，出现对话框，其中project name一般为：“工程名_tb”，如 “flow_led_tb”，project location 选择为：“工程文件夹-->sim”。其余均为默认。点击确认之后，会出现新建或打开已存文件的对话框，如下图所示：
（3）为工程添加或者创建文件。一般来说，被测试的电路模块已经在quartus ii中建立并编译完成，存放在 “工程文件夹-->rtl”路径下面，如“flow_led-->rtl”下的 "flow_led.v" 文件，我们需要添加到工程里面。testbench 文件如果在“工程文件夹-->sim-->tb”路径下之前已经建立，添加到工程就好，如果之前没有建立，就需要在该文件夹下新建。如若新建，就需要编辑完成testbench文件。
（4）对添加进来的文件“选中-->鼠标右击-->compile selected”进行编译。
（5）编译完成后俩文件上会出现绿色的对勾，说明编译成功。然后点击“simulate-->start simulation” 进行仿真。（之后若不出现波形图，选中信号-->右击-->add wave-->设置仿真时间-->run）。
4. 时序仿真：modelsim 单独进行时序仿真需要借助 quartus ii 编译被仿真模块时产生的2个文件和2个文件夹（这个问题开头已经提到），因此在时序仿真前首先需要编译被仿真模块。
（1）将 “工程文件夹-->par-->simulation-->modelsim” 路径下存放的 ① “工程名.vo”；②“工程名_v.sdo” 以及 “工程文件夹-->par-->simulation-->modelsim-->verilog_libs” 路径下存放的 ③“altera_ver”文件夹；④；“cycloneive_ver”文件夹拷贝到 “工程文件夹-->sim” 路径下；
（2）在仿真工程中添加 “工程名.vo”文件并进行编译：“工程空白出右击-->add to project-->existing file-->选择刚刚拷贝的 ‘工程名.vo’ 文件”, 该文件便出现在仿真工程文件列表中，然后对其进行编译。
（3）点击 “simulate-->start simulatuion”,出现如下对话框，在libraries选项的search libraries中添加之前拷贝到“工程文件夹-->sim”路径下的“altera_ver”和“cycloneive_ver”文件夹，然后返回到design，在work下选择相应的文件进行仿真。
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