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FMC ADDA子卡 2 通道 14bit 2 通道 3GS/s ADC +16bit 2 通道 12.6GS/s DAC

时间:2024-10-31 18:49:48浏览次数:3  
标签:输出 GS Vpp DAC 连接器 通道 输入 时钟

14bit 2 通道 3/2.6/2GS/s ADC +16bit 2 通道 12.6GS/s DAC FMC AD/DA 子卡

 是一款高分辨率、高采样率的 ADC+DAC FMC 子板。它同时支持 2 路 14 位 3.0/2.6/2.0GS/s 的 A/D 通道输入和 2 路 16 位 12.6GS/s 的 D/A 通道输出, 全功率模拟 -3dB 输入带宽可达 9GHz。A 为 3GSPS 采样率,B 为2.6GSPS 采样率,C 为 2GSPS 采样率。本板卡支持触发输入或者输出;内参考、外参考、外时钟三种时钟方式,可通过 SPI 总线实现时钟源选择。通过参考时钟可实现多个板卡的同步。

电气与机械设计依据 FMC 标准 (ANSI/VITA 57.1),通过一个高密度连接器(HPC)连接至 FPGA 载板。前面板 I/O 装配 6 个 SSMC 同轴连接器。设计了风冷和导冷版本,可适应于多种 FPGA 载板,如 K7、V7、ZYNQ7100 及 Xilinx 和 Altera 等通用载板, 以进行高性能的算法计算。

 

 

主要规格:

 

  • 6 个 SSMC 的连接器,其中 2 个分别为模拟信号输入 1(AD0) 和模拟信号输入 2(AD1);2 个分别为模拟信号输出 1(DA0) 和模拟信号输出 2(DA1);一个为外部时钟输入 (CLK);一个为触发输入或者输出(TRG)
  • 采样频率:2 通道 16bits 12.6GS/s DA 和A:2 通 道 14bit 3GS/s AD; B:2 通道 14bit 2.6GS/s AD; C:2 通道 14bit 2GS/s AD;
  • 输入带宽:全功率模拟输入带宽(-3 dB):9GHz
  • ADC 输出和 DAC 输入均为 JESD204B 标准数字接口
  • 适应范围:完全符合 Vita57.1 规范,包括结构件,子卡尺寸, 面板连接器,正反面器件的限高等,大大提供了子卡的通用性和适配性
  • 多种散热方式:风冷或导冷
  • 模拟输入和输出均为 AC 耦合
  • 板载温度监控电路
  • 时钟选择灵活:内部时钟、外部时钟选择可由载板控制
  • HPC 高引脚数连接器
  •  工作温度:商业级 0℃~ +70℃ ,工业级 -40℃~ +85℃

其他支持

  • 提供 Verilog bit 文件
  • JESD204B Core,可包括 BSP

应用

  • 软件无线电
  • 宽带 MIMO 应用
  • 数字波束成形
  • (雷达 / 声纳)电子战
  • 物理实验
  • 信号智能
  • 航空航天和测试仪器

性能与指标 

模拟输入

模数转换器 ADC

  1. 输入耦合方式 : 交流耦合 ;
  2. ADC 芯片数量 :1 片 ;
  3. 全功率带宽 (-3 dB):9.0GHz;
  4. 满量程输入电压 :

A、1.13Vpp ~2.04Vpp,典型值 1.7Vpp ; B/C、1.1Vpp ~2.0Vpp,典型值 1.7Vpp ;

  1. 输入阻抗 :50 Ohm;

(6) 满量程输入功率 : 16.8485dBm(10M);

  1. 单片集成双通道 ;
  2. 位数 :14bit;
  3. 最 大 采 样 频 率 :A:3.0GSPS; B:2.6GSPS; C:2.0GSPS;

模拟输出

数模转换器 DAC

  1. 输出耦合方式 : 交流耦合 ;
  2. DAC 芯片数量 :1 片 ;
  3. 全功率输出带宽 :6GHz ;
  4. 满量程输出电流 :16~26mA 可调 ;
  5. 输出阻抗 :50 Ohm;
  6. 满量程输出功率 : -4.41dBm(10M)
  1. 单片集成双通道 ;
  2. 位数 :16bit;
  3. 最大采样频率 :12.6GSPS

时钟

触发

  1. 支持内参考或外部参考 :

10MHz, 功率 -6 ~ +6dBm

  1. 支持外部采样时钟最高 : 3 GHz; 功率 -6 ~ +6dBm
  2. 输入阻抗 :50 Ohm;
  3. 耦合方式 : 交流耦合 ;
  4. 连接器 : SSMC ;
  1. 触发输入 :3.3V CMOS/TTL;
  2. 触发输出 :3.3V CMOS/TTL;
  3. 最大频率 :200MHz;
  4. 连接器 : SSMC ;

FMC 接口

功耗

(1)HPC:ASP-134488-01;

(2)DP:DP_M2C/C2M(0:7) (3)LA(0:33):LVDS 1.8V 或 2.5V;

  1. CLK(GBTCLK0,1;CLK0):LVDS 1.8V 或 2.5V
  2. 兼容 JESD204B 子类 1;

(1)+12V: 0.7 A max;

(2)+3.3VAUX: NC;

(3)+3.3V:0.1 A max;

(4)Vadj:0.5 A max;

 

 

 

 

标签:输出,GS,Vpp,DAC,连接器,通道,输入,时钟
From: https://blog.csdn.net/FPGA_ADDA/article/details/143380983

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