一、前言
dc综合是一个不断迭代的过程，如果设计的RTL代码不满足时序约束的需求，则需要重新进行修改，然后再去综合，一直迭代到时序满足需求。
二、面积约束
面积约束指令：set_max_area 100
面积约束的定义有三种，一种指的是两输入与非门的个数，一种是晶体管的个数，第三种是平方微米（实际面积）。
三、时序路径约束
目标：约束电路中的所有时序路径
四种路径：输入到寄存器；寄存器到寄存器；寄存器到输出；输入直接到输出的路径。
get_ports：设计中的时钟端口，使用create_clock定义了时钟的周期10ns
get_ports A：将输入延迟施加在A端口上
max：该端口最大的延迟是多少（最大延迟通常用来计算建立时间）
clock：该端口的延迟是针对哪个时钟域
例：待综合的电路为右边红框中的电路，如何对其进行时序约束？
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四、DRC约束
五、一个具体的tcl脚本
注意这里dont_touch和理想网络的区别，dont_touch是让dc不综合
标签：端口,约束,添加,寄存器,DRC,时序,延迟 From： https://www.cnblogs.com/liwilling/p/18287980