标签：begin end 计算机 总线 通信 Part 模块 原理 cases

系统总线

总线

连接各个部件的信息传输线，是各个部件共享的传输介质

结构

1. 单总线
2. 面向 CPU 的双总线
3. 以存储器为中心的双总线
4. 三总线
5. 三总线的又一形式
6. 四总线

分类

1. 片内总线：芯片内部的总线
2. 系统总线：计算机各部件之间的信息传输线

\[ \begin{cases} 数据总线 & 双向 \quad 与机器字长、存储字长有关\\ 地址总线 & 单向 \quad 与存储地址、I/O地址有关\\ 控制总线 & 有出（中断请求、总线请求）有入（存储器读写，总线允许、中断确认） \end{cases} \]

3. 通信总线：用于计算机系统之间或计算机系统与其他系统之间的通信

\[传输方式 \begin{cases} 串行通信总线\\ 并行通信总线 \end{cases} \]

物理实现

特性

1. 机械特性：尺寸、形状、管脚数及排列顺序
2. 电气特性：传输方向和有效的电平范围
3. 功能特性：每根传输线的功能（地址、数据和控制）
4. 时间特性：信号的时序关系

性能指标

1. 总线宽度：数据线的根数
2. 标准传输率：每秒传输的最大字节数（MBps）
3. 时钟同步/异步 ： 同步、不同步
4. 总线复用：地址线与数据线复用
5. 信号线数：地址线、数据线和控制线的总和
6. 总线控制方式：突发、自动、仲裁、逻辑、计数
7. 其他指标：负载能力

标准

\[\begin{array}{|c|c|c|c|} \hline 总线标准 & 数据线 & 总线时钟 & 贷款\\ \hline ISA & 16 & 8MHz(独立) & 16 MBps\\ \hline EISA & 32 & 8MHz(独立) & 33 MBps\\ \hline VESA & 32 & 32MHz(cpu) & 132 MBps\\ \hline PCI & 32/64 & 33/66 MHz(独立) & 132/528MBps\\ \hline AGP & 32 & 66.7/133MHz(独立) & 266/533MBps\\ \hline RS-232 & 串行通信总线标准 & 数据终端设备和 & 数据通信设备之间的标准接口\\ \hline USB & 串行接口总线标准 & 带(普通无)屏蔽双绞线 & 1.5/12Mbps(1.0) 480Mbps(2.0)\\ \hline \end{array} \]

总线控制

总线判优控制

基本概念

• 主设备（模块）对总线有控制权
• 从设备（模块）响应从主设备发来的总线命令

\[\begin{cases} 集中式 & \begin{cases} 链式查询\\ 计数器定时查询\\ 独立请求方式 \end{cases}\\ 分布式 \end{cases} \]

链式查询方式

计数器定时查询方式

独立请求方式

总线通信控制

目的

解决通信双方协调配合问题

总线传输周期

\[总线传输周期 \begin{cases} 申请分配阶段 & 主模块申请，总线仲裁决定\\ 寻址阶段 & 主模块向从模块给出地址和命令\\ 传数阶段 & 主模块和从模块交换数据\\ 结束阶段 & 主模块撤销有关信息 \end{cases} \]

总线通信方式

\[总线通信方式 \begin{cases} 同步通信 & 由统一时标控制数据传送\\ 异步通信 & 采用应答方式，没有公共时钟标准\\ 半同步通信 & 同步、异步结合\\ 分离式通信 & 充分挖掘系统总线每个瞬间的潜力 \end{cases} \]

同步式数据输入

同步式数据输出

异步通信![[Pasted image 20240614194544.png]]

半同步通信（同步、异步结合）

\[\begin{cases} 同步 & \begin{cases} 发送方用系统时钟前沿发信号\\ 接收方用系统时钟后沿判断和识别 \end{cases}\\ 异步 & \begin{cases} 允许不同速度的模块和谐工作\\ 增加一条等待响应信号（\overline{WAIT}） \end{cases} \end{cases} \]

以输入数据为例的半同步通信时序

• \(T_1\) 主模块发地址
• \(T_2\) 主模块发命令
• \(T_w\) 当 \(\overline{WAIT}\) 为低电平时，等待一个 T
• \(T_w\) 当 \(\overline{WAIT}\) 为低电平时，等待一个 T
• ……
• \(T_3\) 从模块提供数据
• \(T_4\) 从模块撤销数据，主模块撤销命令

分离式通信

充分挖掘系统总线每个瞬间的潜力，一个总线传输周期

\[\begin{cases} 子周期1 & 主模块申请占用总线，使用完后即放弃总线的使用权\\ 子周期2 & 从模块申请占用总线，将各种信息送至总线上 \end{cases} \]

特点

1. 各模块有权申请占用总线
2. 采用同步方式通信，不等对方回答
3. 各模块准备数据时，不占用总线
4. 总线被占用时，无空闲
5. 充分提高了总线的有效占用

标签：begin,end,计算机,总线,通信,Part,模块,原理,cases
From： https://www.cnblogs.com/AlwaysBeShine/p/18253103