Verilog设计实现7人投票表决器

使用verilog实现七人投票表决器。要求若超过四人含四人投票赞成，则表决通过。

设计模块：

// 定义模块 test6，声明输出端口 pass 和输入端口 vote
module test6(
    output pass,      // 输出端口，表示投票结果是否通过
    input  vote      // 输入端口，一个 7 位的向量，每位表示一票（1 表示赞成，0 表示反对）
    );

    // 重新声明输入 vote 为一个 7 位的线网类型，这一步在本上下文中是冗余的，因为 input 已定义了 vote 类型
    wire[6:0] vote;

    // 声明一个寄存器类型变量 pass，用于存储最终的投票结果
    reg  pass;

    // 声明一个整型变量 i，用于循环计数
    integer i;

    // 声明一个 3 位的寄存器类型变量 sum，用于累加赞成票数
    reg[2:0]  sum;

    // 始终当 vote 变化时执行该块内的逻辑
    always@(vote)  begin
        
        // 初始化 sum 为 0，准备累计赞成票
        sum=0;

        // 循环遍历 vote 的每一位
        for (i=0;i<=6;i=i+1) begin
            
            // 如果当前位为 1（即有人投了赞成票）
            if (vote[i]) begin
                // 累加 sum 的值
                sum=sum+1;
            end
            
            // 如果累加的票数（sum）达到或超过 4 票（即 sum 的最高位为 1，表示二进制数 >= 4）
            if (sum[2]) begin
                // 设置 pass 为 1，表示投票通过
                pass=1;
            end
            else begin
                // 否则，如果票数不足 4，则设置 pass 为 0，表示未通过
                pass=0;
            end
        end
    end // always block 结束

endmodule // 模块结束

测试模块：

// 定义一个名为 tb_test6 的测试平台模块
module tb_test6;

    // 声明一个 wire 类型的信号 pass，用于从待测模块(test6)接收测试结果
    wire  pass;

    // 声明一个 reg 类型的变量 vote，它有 7 位，用于存储随机生成的投票数值
    reg[6:0]  vote;

    // 初始化块，仿真开始时执行一次
    initial begin

        // 使用 repeat 循环，让下面的代码块重复执行 5 次
        repeat(5) begin

            // 生成一个随机数并对 128 取模，确保结果在 [0, 127] 范围内，然后赋值给 vote
            vote = {$random} % 128;

            // 打印当前 vote 的二进制值
            $display("vote=%b", vote);

            // 暂停仿真时钟 5 个时间单位（具体单位取决于仿真环境的定义）
            #5;

            // 判断 pass 信号的值
            if (pass) begin
                // 如果 pass 为高电平（逻辑1），表示测试通过，打印通过信息
                $display("++++pass++++");
            end
            else begin
                // 如果 pass 为低电平（逻辑0），表示测试未通过，打印未通过信息
                // 修正了之前代码中的笔误 $diplay -> $display
                $display("+++++nopass+++++");
            end
        end
    end

    // 实例化待测模块 test6，将 pass 和 vote 分别连接到 test6 模块的相应端口
    test6  t6(.pass(pass), .vote(vote));
 
endmodule

波形：