分析完逻辑功能后可以查看RTL分析来可视化原理图，双击可查看细节。
逻辑综合生成的原理图和RTL生成的原理图是不一样的，这里是与LUT相关的。
综合结束后可以进行引脚约束。引脚约束文件和仿真文件和源文件的创建是一样的，也在DD sources中进行创建。在源文件中可以找到添加的xdc文件打开。配置完引脚后进行implementation和时序后仿真。
最后可以生成比特流文件，将比特流文件下载到FPGA中用于完成配置。
VIVADO中IP核开发
IP核加入的方式：
BRAM的配置
参考资料：
[1] VIVADO开发入门