【xilinx】利用有益歪斜和时间借用优化实现突破性时钟频率

        在xilinx官方手册《WP478采用 SmartConnect 技术实现突破性的 UltraScale+ 器件性能》中看到下面的解释：利用有益歪斜和时间借用优化实现突破性时钟频率。

        怎么理解这段话，是如何用起来这个功能，有知道的吗？

        在大型器件上设计定制硬件时，时钟频率往往受整个时钟网络中过度的时钟歪斜的限制，导致数据的时钟超前或滞后。 UltraScale+ 产品组合提供类似 ASIC 的时钟网络，能最大程度地降低时钟歪斜。另外，意识到如果时钟歪斜受控也能带来益处，赛灵思添加了一个叶时钟 （ leaf-clock）延迟功能，能对贯穿整个时钟网络的时钟延迟进行精细粒度控制。 Vivado Design Suite 中的最新优化技术可充分利用这一特性的作用，添加有益歪斜，用以补偿互联逻辑走线网络中的走线时延，从而显著提升工作时钟频率。在从时钟到负责采集较长组合路径输出的寄存器的路由上插入延迟元，可以让数据在被寄存器采集之前有更多时间沿这些较长组合路径传播。
        这种有益的歪斜技术的图解见 图 2。通过在馈给寄存器 B 的时钟路径上引入 0.5ns 叶时钟延迟 , 寄存器 A 的第一个上升沿和寄存器 B 的下一个上升沿直接会有完整的 2.5ns 时延，从而让数据完整地沿长组合逻辑锥传播并且被正确地采集。叶时钟延迟产生有益歪斜，减少了从寄存器 B 到 C 的沿到沿延迟，而组合逻辑锥只需要 1.5ns 即可完全传播。

        借助叶时钟延迟在时钟网络中对时钟进行精细粒度控制，是一种有效降低走线延迟的功能强大的低成本方法。在逻辑互联走线网络中添加数百万个功能简化的寄存器，用于物理重定时，复制，甚至流水线化简单走线， 这实际上时一种拙劣的时钟沿重定时方法。虽然这种重定时方法确实对最长的关键路径有用，就使用它需要添加数百万个功能简化的寄存器来降低走线延迟一件事，与有益歪斜技术相比，显得成本高、效果低，会降低面积利用率、增大功耗和系统时延。

        UltraScale+ 器件时钟网络包含可编程叶 - 时钟延迟。这种叶 - 时钟缓冲器有五个独立的延迟抽头设置，无需设计人员干预便可让路由器自动优化叶 - 时钟延迟设置，从而纠正建立违规和保持违规。Vivado Design Suite 会判定准确的抽头设置，帮助实现时序收敛。这种架构特性无需设计人员操心即带来明显的好处。
        时间借用是 UltraScale+ 器件支持的第二种优化技术，可用于自动满足性能要求。电平敏感锁存器中的时间借用技术需要时序引擎进行复杂的分析。 Vivado Design Suite 无需任何设计人员干预便可立即执行分析。
        这种器件架构还能让 Vivado Design Suite 把可配置逻辑模块 (CLB) 中的触发器配置为脉冲锁存器。叶 - 时钟缓冲器中的专用电路可生成可编程逻辑脉冲。这让 Vivado 工具能够灵活地大幅提升性能。UltraScale+ 器件架构加上可编程脉冲生成器和可配置锁存器的方框图见图 4。