1.算法仿真效果
本系统进行Vivado2019.2平台的开发，测试结果如下所示：
2.算法涉及理论知识概要
电子钟是现代生活中常见的计时工具，其准确性和功能性不断提高。基于FPGA的电子钟设计不仅具有灵活的可定制性，还能通过集成其他功能（如闹钟）来增强实用性。Verilog作为一种广泛使用的硬件描述语言，为FPGA设计提供了强大的描述和仿真能力。FPGA是一种可通过编程配置实现特定功能的集成电路。它由可配置逻辑块（CLB）、输入输出块（IOB）和可编程互连资源组成。Verilog则是一种用于描述数字系统和模拟其行为的硬件描述语言。
2.1 电子钟的计时原理
电子钟的核心是一个计时器，通常由振荡器、分频器和计数器组成。振荡器产生稳定的频率信号，分频器将频率降低到合适的水平以供计数器使用。计数器则根据分频后的信号进行累加，实现时间的计量。
在电子钟设计中，通常需要多个计数器来分别计量小时、分钟和秒。这些计数器之间的关系可以通过模运算来描述。例如，秒计数器每累计到60就归零，并触发分钟计数器加1。
2.2 时间显示方式
电子钟的时间显示通常采用2个十进制格式。
2.3 闹钟设置与触发机制
闹钟功能的实现需要额外的存储器和比较器。存储器用于保存用户设置的闹钟时间，比较器则不断比较当前时间和闹钟时间。当两者相等时，触发闹钟信号。
数学上，闹钟触发可以表示为一个条件判断：
(A = B)
其中，(A) 是当前时间，(B) 是设置的闹钟时间。当等式成立时，输出闹钟信号。
在实际设计中，由于时间信号是连续变化的，而闹钟设置是静态的，因此需要使用边缘触发或定时检查的方式来检测时间匹配条件。
3.Verilog核心程序
`timescale 1ns / 1ps
module TEST();
reg i_clk; // 输入时钟
reg i_rst; // 异步复位信号
reg i_time_set; // 时间设置使能信号
reg [3:0] i_set_miao01; // 设置的秒的个位
reg [3:0] i_set_miao10; // 设置的秒的十位
reg [3:0] i_set_fen01; // 设置的分的个位
reg [3:0] i_set_fen10; // 设置的分的十位
reg [3:0] i_set_shi01; // 设置的时的个位
reg [3:0] i_set_shi10; // 设置的时的十位
reg i_set_clock; // 闹钟设置使能信号
reg [3:0] i_clock_fen01; // 闹钟设置的分的个位
reg [3:0] i_clock_fen10; // 闹钟设置的分的十位
reg [3:0] i_clock_shi01; // 闹钟设置的时的个位
reg [3:0] i_clock_shi10; // 闹钟设置的时的十位
wire o_clock_flager; // 闹钟标志输出，当时间匹配时为高电平
wire [3:0] o_miao01; // 输出的秒的个位
wire [3:0] o_miao10; // 输出的秒的十位
wire [3:0] o_fen01; // 输出的分的个位
wire [3:0] o_fen10; // 输出的分的十位
wire [3:0] o_shi01; // 输出的时的个位
wire [3:0] o_shi10; // 输出的时的十位
tops tops_u(
.i_clk (i_clk), // 输入时钟
.i_rst (i_rst), // 异步复位信号
.i_time_set (i_time_set), // 时间设置使能信号
.i_set_miao01 (i_set_miao01), // 设置的秒的个位
.i_set_miao10 (i_set_miao10), // 设置的秒的十位
.i_set_fen01 (i_set_fen01), // 设置的分的个位
.i_set_fen10 (i_set_fen10), // 设置的分的十位
.i_set_shi01 (i_set_shi01), // 设置的时的个位
.i_set_shi10 (i_set_shi10), // 设置的时的十位
.i_set_clock (i_set_clock), // 闹钟设置使能信号
.i_clock_fen01 (i_clock_fen01), // 闹钟设置的分的个位
.i_clock_fen10 (i_clock_fen10), // 闹钟设置的分的十位
.i_clock_shi01 (i_clock_shi01), // 闹钟设置的时的个位
.i_clock_shi10 (i_clock_shi10), // 闹钟设置的时的十位
.o_clock_flager (o_clock_flager), // 闹钟标志输出，当时间匹配时为高电平
.o_miao01 (o_miao01), // 输出的秒的个位
.o_miao10 (o_miao10), // 输出的秒的十位
.o_fen01 (o_fen01), // 输出的分的个位
.o_fen10 (o_fen10), // 输出的分的十位
.o_shi01 (o_shi01), // 输出的时的个位
.o_shi10 (o_shi10) // 输出的时的十位
);
always #5 i_clk = !i_clk;
initial begin
i_clk = 1'b1;
i_rst = 1'b1;
#1000
i_rst = 1'b0;
end
initial begin
i_time_set = 1'b0;
i_set_miao01 = 4'd0;
i_set_miao10 = 4'd0;
i_set_fen01 = 4'd0;
i_set_fen10 = 4'd0;
i_set_shi01 = 4'd0;
i_set_shi10 = 4'd0;
end
initial begin
i_set_clock = 1'b0;
i_clock_fen01 = 4'd0;
i_clock_fen10 = 4'd0;
i_clock_shi01 = 4'd0;
i_clock_shi10 = 4'd0;
#1000
i_set_clock = 1'b1;//闹钟设置为15点40分
i_clock_fen01 = 4'd0;
i_clock_fen10 = 4'd4;
i_clock_shi01 = 4'd5;
i_clock_shi10 = 4'd1;
end
endmodule
标签：set,设置,FPGA,clock,电子钟,verilog,闹钟,个位,reg From： https://www.cnblogs.com/51matlab/p/18087539