内容

验证平台与待测设计的连接

VTB

• driver和dut之间的连线通过tb中声明wire连线
• 通过例化dut的方式进行连接
  
• A module的input连接到B module的output
  
  

SVTB

SV：*端口连接

SV：name端口连接

Verilog传统连接方式的缺点

• interface - 是一个SV的数据类型

SV：interface

// arb_if.sv
// 将interface单独放到一个sv文件中
// 定义接口类型，输入定义到端口列表中，输出定义到接口中
interface arb_if(input bit clk);
  logic [1:0] grant,request;
  logic       reset;
endinterface

• interface(input 变量类型 变量名)

module top;

bit clk;
always #5 clk = ~clk;

//例化接口 
arb_if arbif(clk);

arbiter u0_arbiter(arbif);
test    u0_test  （arbif);

endmodule:top