握手信号

verilog企业真题 VL60 使用握手信号实现跨时钟域数据传输

描述：

1）分别编写一个数据发送模块和一个数据接收模块，模块的时钟信号分别为clk_a，clk_b。

2）两个时钟的频率不相同。数据发送模块循环发送0-7，在每个数据传输完成之后，间隔5个时钟，发送下一个数据。

3）请在两个模块之间添加必要的握手信号，保证数据传输不丢失。

data_req表示数据请求接受信号。当data发出时，该信号拉高，在确认数据被成功接收之前，保持为高，期间data应该保持不变，等待接收端接收数据。
当数据接收端检测到data_req为高，表示该时刻的信号data有效，保存数据，并拉高data_ack。
当数据发送端检测到data_ack，表示上一个发送的数据已经被接收。撤销data_req，然后可以改变数据data。等到下次发送时，再一次拉高data_req。

解题思路：

发送方

①处理收到的响应信号data_ack，进行打2拍处理；

②所发送数据data在收到响应后重新生成，即+1；

③发送请求信号data_req，会用到计数器来记时data_req的时间间隔。

接收方

①处理收到的请求信号data_req，进行打2拍处理；

②收到了请求后，两件事同时进行：a.发送响应, b.数据接收。

`timescale 1ns/1ns
module data_driver(
    input clk_a,
    input rst_n,
    input data_ack,
    output reg [3:0]data,
    output reg data_req
    );
   
    reg data_ack_r1, data_ack_r2;
    reg [2:0] cnt;
    //--------------两级同步------------------//
    always @(posedge clk_a, negedge rst_n) begin
        if(!rst_n) begin
            data_ack_r1 <= 0;
            data_ack_r2 <= 0;
        end else begin
            data_ack_r1 <= data_ack;
            data_ack_r2 <= data_ack_r1;
        end
    end
    //-----------------数据产生----------------------//
    always @(posedge clk_a, negedge rst_n) begin
        if(!rst_n) begin
            data <= 0;
        end else if(data_ack_r1 && !data_ack_r2) begin
            data <= data + 1;
        end else begin
            data <= data;
        end
    end
    //-----------------data_req----------------------//
    always @(posedge clk_a, negedge rst_n) begin
        if(!rst_n) begin
            data_req <= 0;
        end else if(data_ack_r1 && !data_ack_r2) begin
            data_req <= 0;
        end else if(cnt == 3'd4) begin
            data_req <= 1'b1;
        end else begin
            data_req <= data_req;
        end
    end
    //-----------------计数器----------------------//
    always @(posedge clk_a, negedge rst_n) begin
        if(!rst_n) begin
            cnt <= 0;
        end else if(data_ack_r1 && !data_ack_r2) begin
            cnt <= 0;
        end else if(data_req) begin
            cnt <= cnt;
        end else begin
            cnt <= cnt + 1;
        end
    end
endmodule

module data_receiver(
    input clk_b,
    input rst_n,
    input [3:0]data,
    output reg data_ack,
    input data_req
    );
   
    reg data_req_r1, data_req_r2;
    reg [3:0] data_reg;
    //--------------两级同步------------------//
    always @(posedge clk_b, negedge rst_n) begin
        if(!rst_n) begin
            data_req_r1 <= 0;
            data_req_r2 <= 0;
        end else begin
            data_req_r1 <= data_req;
            data_req_r2 <= data_req_r1;
        end
    end
    //-----------------数据存储----------------------//
    always @(posedge clk_b, negedge rst_n) begin
        if(!rst_n) begin
            data_reg <= 0;
        end else if(data_req_r1 && !data_req_r2) begin
            data_reg <= data;
        end else begin
            data_reg <= data_reg;
        end
    end
    //-----------------data_ack----------------------//
    always @(posedge clk_b, negedge rst_n) begin
        if(!rst_n) begin
            data_ack <= 0;
        end else if(data_req_r1 && !data_req_r2) begin
            data_ack <= 1'b1;
        end else begin
            data_ack <= 0;
        end
    end
   
endmodule