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UVM：5.1.8 phase 机制的必要性

时间：2023-07-31 18:36:40浏览次数：41

标签：5.1 第三行 connect 第二行 phase UVM

1.可以这么写：

UVM：5.1.8 phase 机制的必要性_oo

第三行在第二行后面就可以。

2.将顺序降到最低，也可以这么写：

UVM：5.1.8 phase 机制的必要性_oo_02

3.UVM 将例化放在build_phase，连接放在connect_phase，这就是phase 的来源。方便用户。

标签：5.1,第三行,connect,第二行,phase,UVM
From： https://blog.51cto.com/u_11309773/6911072

UVM：4.1.3 UVM 中的PORT 与 EXPORT
1.UVM中常用的PORT有：总结到一起：1）put，get，transport都是3个。2）peek与get类似，都是主动获取数据。是有区别的。。。3）get_peek结合了get和peek的功能。4）前12个的参数就是PORT中的数据类型，后3个是request的类型和response的类型。5）如果没有指定是否阻塞，则都可以当。（都可以作只是端口......
UVM：6.3.3 uvm_rand_send 系列宏
1.uvm_rand_send系列宏有如下几个：1）和uvm_send的唯一区别是它会对transaction进行随机化。2）使用前提是transaction被分配了空间，（就是uvm_create）2.uvm_rand_send系列宏及uvm_send系列宏的意义在于，如果一个transaction占用内存较大，希望前后两次发送的transaction都是用同一块内......
UVM：6.4.4 p_sequencer 的使用
1.考虑如下情况，sequencer有如下变量：2.在sequence发送transaction时，必须设置此dmac和smac，sequence的body如何得到这两个值呢？1）在介绍sequence时，内部有m_sequencer，直接使用m_sequencer得到这两个变量：编译错误：因为m_sequencer是uvm_sequencr_base（uvm_sequencr的基类）类型，而不......
UVM：6.3.1 uvm_do系列宏
1.uvm_do系列宏主要有以下8个：1）uvm_do_on用于显式指定那个sequencer发送此transaction。第一个是transaction指针，第二个是sequencer指针。2）使用uvm_do时，默认的sequencer就是此sequence启动时为其指定的sequencer，sequence将这个sequencer的指针放在其成员变量m_sequencer中。......
UVM：6.2.3 sequencer 的grab 操作
1.grab比lock优先级更高。2.lock是插到sequencer仲裁队列的后面。3.grab则是插到前面，一发出就拥有sequencer的所有权。4.如果遇到lock，grab不会打断lock，等待lock完成。5.两个grab试图获取，和lock一样，先获得先用，用完再给另外一个。6.my_case0：7.结果......
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