前两个礼拜搞来一个用MIG IP核读写的DDR的程序本来已经能够跑起来了。今天试了下， init_calib_complete信号一直拉不高，看了半天才知道是仿真时间不够。
记录一下init_calib_complete 拉高的时间点 110us左右，省的下次继续走弯路。(输入时钟频率为100MHz, 复位信号拉高)
重新回顾了一下，其他一些信号
clk_ref_i (输入时钟，给PLL生成DDR的输入时钟)（设为100MHz）（倍频为4倍，DDR的输入时钟为400MHz）
sys_clk_i （输入时钟，给MIG IP核内部运行的）（设为100MHz）
ui_clk （输出时钟，给MIG IP核的驱动的）（有些多余？用sys_clk_i不就好了？）
标签：FPGA,clk,DDR,读写,MIG,100MHz,IP,时钟 From： https://www.cnblogs.com/xingod666/p/17316913.html