一、总线基本知识
1.总线
总线（分散连接）：连接多个部件的信息传输线，是各部件共享的传输介质。
分散连接：各部件之间使用单独的连线
2.总线的信息传送
总线上信息的传送：串行和并行
串行
并行
3.分散连接图
分散连接1
分散连接2
4.注
(1）当两个或两个以上部件同时向总线发送信息， 将导致信号冲突，传输无效。 在某一时刻，只允许一个部件向总线发送信息。
(2）多个部件可以同时从总线上接收相同的信息。
(3）总线实际上是由许多传输线或通路组成。
二、总线结构的计算机举例
1.面向 CPU 的双总线结构框图
面向 CPU 的双总线结构框图
2.单总线结构框图
单总线结构框图
3.以存储器为中心的双总线结构框图
以存储器为中心的双总线结构框图
三、总线的分类
按数据传输方式：并行传输总线 、串行传输总线
按使用范围 计算机总线、测控总线、网络通信总线
按连接部件分类：片内总线、系统总线、通信总线
1.片内总线
片内总线是指芯片内部的总线，如在 CPU 芯片内部，寄存器与寄存器之间、寄存器与算逻单
元ALU 之间都由片内总线连接。
2.系统总线 （板级总线或板间总线）
按系统总线传输信息的不同，又可分为三类：数据总线、地址总线和控制总线
2.1 数据总线
数据总线用来传输各功能部件之间的数据信息，它是双向传输总线，其位数与机器字长、存
储字长有关，一般为 位、 16 位或 32 位。数据总线的位数称为数据总线宽度，它是衡量系统性能的一个重要参数。如果数据总线的宽度为 8位，指令字长为 16 位，那么， CPU 在取指阶段必须两次访问主存。
2.2 地址总线
地址总线主要用来指出数据总线上的源数据或目的数据在主存单元的地址或 1/0 设备的地址。
地址总线上的代码是用来指明 CPU 欲访问的存储单元或 1/0 端口的地址，由 CPU 输出，单向传输。
与存储地址、 I/O地址有关
地址线的位数与存储单元的个数有关，地址线为 20 根，则对应的存储单元个数为2^20
2.3 控制总线
由于数据总线、地址总线都是被挂在总线上的所有部件共享的，如何使各部件能在不同时刻
占有总线使用权，需依靠控制总线来完成，因此控制总线是用来发出各种控制信号的传输线。控制信号既有输出，又有输入。
出：存储器读、存储器写总线允许、中断确认
入：中断请求、总线请求
常见的控制信号如下：
• 时钟
• 复位
• 总线请求
• 总线允许
• 中断请求
• 中断响应
• 存储器写
• 存储器读
• I/O写
• I/O读
3.通信总线
这类总线用千计算机系统之间或计算机系统与其他系统（如控制仪表、移动通信等）之间的
通信。按传输方式可分为两种：串行通信和并行通信。
四、总线特性及性能指标
1.总线物理实现
2.总线特性
2.1机械特性
机械特性是指总线在机械连接方式上的一些性能，如插头与插座使用的标准，它们的几何尺
寸、形状、引脚的个数以及排列的顺序，接头处的可靠接触等。
2.2电气特性
电气特性是指总线的每一根传输线上信号的传递方向和有效的电平范围。通常规定由
CPU 发出的信号称为输出信号，送入 CPU 的信号称为输入信号。
2.3功能特性
功能特性是指总线中每根传输线的功能，例如，地址总线用来指出地址码；数据总线用来传
递数据；控制总线发出控制信号，既有从 CPU 发出的，如存储器读／写、 1/0 设备读／写，也有 1/0设备向 CPU 发来的，如中断请求、 DMA 请求等。由此可见，各条线的功能不同。
2.4时间特性
时间特性是指总线中的任一根线在什么时间内有效。每条总线上的各种信号互相存在一种
有效时序的关系，因此，时间特性一般可用信号时序图来描述。
3.总线的性能指标
①总线宽度：通常是指数据总线的根数，用 bit （位）表示，如 8位、 16 位、 32 位、 64 位（即8根、 16 根、 32 根、 64 根）。
②总线带宽：总线带宽可理解为总线的数据传输速率，即单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量，单位可用 MBps （兆字节每秒）表示。例如，总线工作频率为 33 MHz ，总线宽度为 32 (4 B) ，则总线带宽为 33x(32+8)= 132 MBps
③时钟同步／异步：总线上的数据与时钟同步工作的总线称为同步总线，与时钟不同步工作
的总线称为异步总线。
④总线复用：一条信号线上分时传送两种信号。例如，通常地址总线与数据总线在物理上
是分开的两种总线，地址总线传输地址码，数据总线传输数据信息。为了提高总线的利用率，优化设计，特将地址总线和数据总线共用一组物理线路，在这组物理线路上分时传输地址信号和数据信号，即为总线的多路复用。
⑤信号线数：地址总线、数据总线和控制总线三种总线数的总和。
⑥总线控制方式：包括突发工作、自动配置、仲裁方式、逻辑方式、计数方式等。
⑦其他指标：如负载能力、电源电压（是采用 5V 还是 3.3 V) 、总线宽度能否扩展等。
4.总线标准
ISA
EISA
VESA(LV-BUS)
PCI
AGP
RS-232
USB
五、总线结构
总线结构通常可分为单总线结构和多总线结构两种。
1.单总线结构
1.1单总线结构框图
它是将 CPU 、主存、 I/0 设备（通过 I/0 接口）都挂在一组总线上，允许 I/0 设备之间、I/0 设备与 CPU 之间或 I/0 设备与主存之间直接交换信息。
编辑1.2单总线性能下降的原因
总线上连接的设备越多，传输延迟越大。
总线上挂接设备速度差异越大，效率越差。
CPU只能挂接在这个单一的总线上，不能从数据传送操作中解放出来。
多总线结构可根据数据传输的不同要求进行分层次互连，且可以多个总线并行传输
2.多总线结构
2.1双总线结构
双总线结构的特点是将速度较低的 I/0 设备从单总线上分离出来，形成主存总线与 I/0总线分开的结构。
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2.2三总线结构
主存总线用于 CPU 与主存之间的传输； I/0 总线供 CPU 与各类 I/0 设备之间传递信息； DMA 总线用千高速 I/0 设备（磁盘、磁带等）与主存之间直接交换信息。
编辑
任一时刻只能使用一种总线
主存总线与DMA总线不能同时对主存进行存取
I/O总线只有在CPU执行I/O指令时才用到
三总线结构的又一形式
编辑
2.3四总线结构
在这里又增加了一条与计算机系统紧密相连的高速总线。在高速总线上挂接了一些高速
I/0 设备，如高速局域网、图形工作站、多媒体、 SCSI 等/
编辑
六、总线结构举例
1. 传统微型机总线结构
编辑
2. VL-BUS局部总线结构
编辑
3. PCI 总线结构
编辑
4. 多层 PCI 总线结构
七、总线控制
1.总线传输周期
一般来说，总线上完成一次数据传输要经历4个阶段：
1.申请占用总线阶段
需要使用总线的主设备(如CPU或DMA)，向总线仲裁机构提出占有总线控制权的申请。总线仲裁机构判别确定后，把下一个总线传输周期的总线控制权授给申请者。
2. 寻址阶段
获得总线控制权的主设备，通过地址总线发出本次打算访问的从设备（如存储器或I/O接口）的地址。通过译码使被访问的从设备被选中，而开始启动工作。
3. 传数阶段
主设备与从设备进行数据交换。数据由源设备发出经数据总线流入目的设备。对于读传送，源设备是存储器或I/O接口等从设备，而目的设备是主设备如CPU等；对于写传送，则源设备是主设备（如CPU），而目的设备是存储器或I/O接口等从设备。
4. 结束阶段
主、从设备的有关信息均从总线上撤除，让出总线，以便其它设备能继续使用总线。
2.总线判优控制
总线上所连接的各类设备，按其对总线有无控制功能可分为主设备（模块）和从设备（模块）两种。主设备对总线有控制权，从设备只能响应从主设备发来的总线命令，对总线没有控制权。总线上信息的传送是由主设备启动的，如某个主设备欲与另一个设备（从设备）进行通信时，首先由主设备发出总线请求信号，若多个主设备同时要使用总线时，就由总线控制器的判优、仲裁逻辑按一定的优先等级顺序确定哪个主设备能使用总线。只有获得总线使用权的主设备才能开始传送数据。
总线判优控制可分集中式和分布式两种，前者将控制逻辑集中在一处（如在 CPU 中），后者
将控制逻辑分散在与总线连接的各个部件或设备上。
2.1链式查询
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2.2 计数器定时查询方式
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2.3 独立请求方式
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3.总线通信控制
目的：解决通信双方 协调配合 问题
通常将完成一次总线操作的时间称为总线周期，可分为以下 4个阶段。
@申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下
一传输周期的总线使用权授于某一申请者。
＠寻址阶段：取得了使用权的主模块通过总线发出本次要访问的从模块（或从设备）的地址
及有关命令，启动参与本次传输的从模块。
＠传数阶段：主模块和从模块进行数据交换，数据由源模块发出，经数据总线流入目
的模块。
＠结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。
3.1同步通信
在同步方式下，通信双方由统一的时钟控制数据的传送，时钟通常是由CPU发出的，并送到总线上的所有部件。经过一段固定时间，本次总线传送周期结束，开始下一个新的总线传送周期。
3.2 异步通信
利用数据发送部件和接收部件之间的相互‘握手’信号来实现总线数据传送的方式称作异步通信方式。
在异步通信方式下，发送部件将数据放到总线上后经过一定的时间延迟后，在控制线上发出“数据准备好’信号、而接收部件则应发‘数据接收’信号来响应，送此信号到发送部件，并接收数据。发送部件收到这个响应信号后，去除原数据至此结束本次传送。
异步通信方式便于实现不同速度部件之间的数据传送。
3.3 半同步通信
半同步通信既保留了同步通信的基本特点，如所有的地址、命令、数据信号的发出时间，都严格参照系统时钟的某个前沿开始，而接收方都采用系统时钟后沿时刻来进行判断识别；同时又像异步通信那样，允许不同速度的模块和谐地工作。