计算机组成原理期末复习提纲
本复习提纲完全参考MaHaibo老师发的复习资料
第一章 计算机系统概论
冯若依曼计算机组成
主要设计思路：数制采用二进制，按照程序顺序进行
主要组成部分：运算器，存储器，控制器，输入/输出设备
计算机系统的层次结构
硬件系统：运算器，控制器，存储器，输入/输出设备
软件系统：系统软件和应用软件，计算机语言。
五层结构：
计算机性能指标
软件硬件逻辑等价性
计算机硬件能够完成的功能，逻辑上都能通过软件来同样实现
第二章 运算方法和运算器
主要考察方式为计算题
基本运算技能---数制和码制：原码、补码、反码、移码的定义与表示的数的范围
进制转换：除二倒取余，乘二正取整
定点数的加法、减法运算及加减法器的实现思路；溢出检测；串行进位与并行进位
定点数加减法运算:注意B补位用1来补(B是负数,而且从左边补位)
加减法器实现思路：逻辑电路
溢出检测：双符号位，01正溢，10负溢，高的符号位是正确的符号位。
串行进位/并行进位:串行加法器和并行加法器
定点数的乘法算法及阵列乘法器实现思路（？）
步骤：求符号位，看看要不要求补，乘出来，看看要不要求补，结束。
- 原码乘法：输入原码并做乘法时，不需要算前求补、算后求补。立即可得乘积。
- 补码乘法：输入补码并作乘法时，需要算前求补，得各数的绝对值。经算后求补器，得乘积的补码。
基本定点运算器的组成
部件：通用寄存器，ALU,特殊寄存器
结构：单总线，双总线，三总线
除法运算
- 原码恢复余数法
先减去除数，如果小于0了商0再恢复，如果大于0商1就左移商继续减
- 原码加减交替法
小于0的操作不一样
- 补码加减交替法
看的是余数和除数同不同号，第一步就要开始看，而且最后要商末尾置1
浮点数运算方法与运算步骤
（1）浮点数的表示与运算包含了定点数的运算
（2）浮点数的加法、减法运算方法与运算步骤（难点是尾数的规格化、阶码的溢出判断）
（3）了解流水线式浮点数运算器的思路
浮点数规格化：
左规：0.010110 尾数最高数位必须是一个有效值
右规：01.0100 保证双符号位不溢出（计算时）
规格化后尾数范围:保证前两位后取全1或全0
浮点数加减法基本步骤：对阶-尾数加减-规格化-舍入-判溢
IEEE754标准:注意阶码偏移量，尾数自带1.xxx即可
流水线方式浮点数运算:
第三章 存储器层次
存储器的分类、性能指标、分级的层次化存储体系
分类:
性能指标：存储容量、存取时间、存储周期、存储器带宽
性能指标:
静态存储器的组成及基本原理
存储器的容量扩展
基本原理: 字扩展：扩容，位扩展：扩宽
例题:采用256kx16的SRAM设计1Mx32的存储器
并行存储器
- 双端口存储器提高访问速度的原理
- 多模块交叉存储器提高访问速度的原理、带宽的计算
cache存储器
- Cache作用，功能，基本原理
作用:解决CPU与主存之间速度不匹配的问题
功能:提高存储体系的速度
基本原理:由SRAM组成的小容量高速缓冲存储器，由于程序访问的局部性原理，能够提高存储体系的速度，解决CPU与主存之间速度不匹配的问题。
- 性能指标计算
- 全相联映射
空位随便放
- 直接映射
对号入座,Cache字块地址=地址%Cache块数 == 取log(Cache块数)位当Cache字块地址
- 组相联映射
分组对号入座，,Cache字块地址=地址%Cache组数 == 取log(Cache块数)位当Cache字块地址
-
随机替换
随机地确定替换的Cache块。实现简单，但没有依据程序
访问的局部性原理，命中率较低。 -
LFU(近期最少使用算法)
将一段时间内被访问次数最少的存储行换出。每行设置一个计数器，新行建立后从0开始计数，每访问一次，被访问的行计数器加1，需要替换时比较各特定行的计数值，将计数值最小的行换出。 -
LRU(最不经常使用算法)
依据程序访问的局部性原理选择近期内长久未访问过的存储行作为替换的行.LRU算法对每行设置一个计数器，Cache每命中一次，命中行计数器清0，而其他各行计数器均加1，需要替换时比较各特定行的计数值，将计数值最大的行换出。
-
写回法
当写cache命中时，只修改cache的内容，而不立即写入主存；当写cache未命中时，把此块替换到cache中修改；每行设置一个修改位，标示是否被修改过。主存写操作在此行被换出时进行。可减少写主存次数，提高存取速度，但存在数据不一致性的隐患。 -
全写法
当写cache命中时，cache和主存同时写修改，维护了一致性原则。当写cache未命中时，直接写入主存。写cache与主存同步进行。保证cache和主存的内容一致，但写操作效率低。 -
写一次法
基于写回法结合全写法。当写cache命中时与未命中时和写回法基本相同，只是在第一次写命中时要同时写入主存。因第一次写cache命中时要启动一个存储写周期。可以监听主存的写操作，联动修改，维护系统全部cache的一致性。
第四章 指令系统
指令系统的基本要求
指令的格式
OP+A...
寻址方式
了解指令的基本分类
指令的综合应用与分析
注意本题的指令扩展分析
第五章 中央处理机
CPU的功能、组成结构、各组成部件（包括各寄存器）的作用
功能:
组成结构:ALU+Cache+控制器+总线
运算器:执行算术运算；执行逻辑运算并测试
Cache:解决CPU和主存之间速度不匹配的问题。
控制器:协调和指挥整个系统的操作，取指令并执行。
总线:传输数据信号、地址信号和 控制信号
程序计数器PC：存放正在执行的或将要执行的下一条指令的地址。由于大多数指令都是按顺序来执行的，所以修改的过程通常只是简单的对PC加1。
指令寄存器IR：保存当前正执行的一条指令的指令码。
数据地址寄存器AR：保存当前CPU所访问的内存单元的地址。
数据缓冲寄存器DR：用来暂存写入内存单元的数据及从内存单元读出的数据
通用寄存器GR:为ALU运算提供工作区
程序状态字PSW:保存由指令运算或测试结果的结果特征。
A和B:运算器前端的数据暂存器，也称运算寄存器。用来暂存参加运算的操作数
R0～R3：CPU的通用寄存器组。存放操作数。
指令周期的概念及五条典型指令的周期
指令周期>=机器周期(CPU周期)>=时钟周期
PPT中有五个指令的数据通路图，不再赘述
注意LAD指令中送操作数地址需要一个CPU周期
掌握数据通路图和指令周期流程图
注意译码前就可以PC+1->PC
时序信号产生器的组成及控制方式
组成:时钟源 、环形脉冲发生器、节拍脉冲、启停控制逻辑
控制方式:
-
同步控制方式:指令在执行时所需的机器周期和时钟周期数都是固定不变的.优点：时序关系简单，控制逻辑集中，容易实现，便于管理。缺点：时间安排不合理，会造成简单指令较多的空闲时间，影响指令执行速度
-
异步控制方式:各操作间的衔接和各部件之间的信息交换采用异步应答方式。优点： 时间安排紧凑、合理、效率高； 缺点： 控制复杂，不容易实现
-
联合控制方式:大部分操作安排在固定的机器周期中，对某些时间难以确定的操作则以执行部件的“回答”信号作为本次操作的结束。优点：不浪费很多时间，控制上又不是很复杂。
微程序控制器
- 微操作、微命令、微指令、微程序的概念；其与指令、程序的关系
微操作是动作，微指令是个编码。微命令 -> 微指令 -> 微程序。
程序包含若干条指令。指令被译码，执行的过程中会执行若干微程序。
- 微程序控制器组成与工作原理
组成：控制存储器CM（存放实现全部指令系统的微程序)，地址转移逻辑(承担自动完成修改微地址的任务)，微地址寄存器CMAR（存放要访问的下一条微指令的地址),微命令寄存器（保存一条微指令的操作控制字段和判断测试字段的信息）微指令寄存器uIR(存放从控制存储器中取出的一条微指令信息。)
CPU周期、微指令周期、指令周期之间的关系
微指令周期≈节拍/时钟周期/Clock cycle
一个指令周期可以有多个CPU周期
-
理解数据通路图，指令周期流程图标注微操作信号
含义不明？ -
微指令格式及微程序设计技术
微指令格式：水平型微指令(一次能定义并执行多个并行操作微命令的微指令)和垂直型微指令(微指令中设置微操作码字段，采用微操作码编译法，由微操作码规定微指令的功能 )
微程序设计：
-
流水CPU的结构、三种冲突问题
结构：指令部件，指令队列，执行部件
断流问题：使流水线断流的三种相关冲突
- 资源冲突：是指多条指令进入流水线后在同一机器时钟周期内争用同一个功能部件所发生的冲突
- 数据冲突：由于数据相关产生的冲突，后一条指令需要使用前一条指令的执行结果而产生的冲突。根据读写操作的不同会有先写后读，先写后写，先读后写。
- 控制冲突:是由转移指令引起的。当执行转移指令时,依据转移条件的产生结果可能使流水线断流。
- RISC的思路
第六章 总线系统
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总线的概念，带宽计算，总线的内部结构
总线：多个系统功能部件之间进行数据传送的公共通路。带宽：Dr=D/T 总线本身所能达到的最高传输速率，单位：MB/S
总线内部结构：
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总线接口与仲裁，三种仲裁方式的特点
I/O接口：
仲裁：集中式，分布式
集中式仲裁:
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链式查询方式。共用一条总线授权线，总线授权信号BG串行地从一个I/O接口传送到下一个I/O接口。各设备的优先级是按照BG线上离中央仲裁器的远近来确定。优点：1.只用很少几根线就能按一定的优先次序实现总线仲裁，2.且可方便地扩充设备。缺点：1.对电路故障敏感，2.优先级固定而不能调整、3.速度慢。
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计数器定时查询方式。中央仲裁器接到请求信号以后，在BS线为“0”的情况下开始计数。当地址线上的计数值与请求总线的设备地址一致时，该设备获得总线使用权。优点：设备优先级可以改变，仲裁策略灵活性高 比较：少了一条BG线，可改变优先次序，对电路的故障不如链式敏感，但增加了主控线数，控制较复杂。
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独立请求方式。每一共享总线的设备均有一对总线请求线BRi和总线允许线BGi，当设备要使用总线时，便发出总线请求信号，中央仲裁器有一个排队电路，根据一定的优先次序决定首先响应哪个设备的请求，给设备以授权信号。 优点：响应时间最快；对优先次序的控制相当灵活。缺点：控制线数量多，控制逻辑更加复杂。
- 总线的定时与数据传输模式
总线定时
- 同步定时 事件出现在总线上的时刻由总线时钟信号来确定。优点：规定明确、统一、模块间配合简单一致。缺点：主从模块时间配合属强制性同步。必须按最慢的速度部件来设计公共时钟，严重影响总线工作效率。
- 异步定时，建立在应答式或互锁机制基础之上，后一事件出现在总线上的时刻取决于前一事件的出现。 优点：不需要统一的公共时钟。缺点：增加了总线的复杂性和成本。
总线数据传送模式
第七章 外围设备
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外围设备的分类
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磁盘存储设备上信息的分布与容量、传输速率、等待时间、存取时间等指标的计算
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显卡的组成及技术指标计算
刷存容量=分辨率 X 颜色深度=横向像素数X纵向像素数X颜色位数
第八章 输入/输出系统
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外围设备与CPU交换信息的方式
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程序查询方式的基本原理
CPU传送数据之前先检查外设的状态，若没有准备好，则继续查询等待，直至外设就绪即进行数据传送。优点：CPU主动查询，程序控制数据传送过程，简单易行；缺点：每次查询之后只能传送一个字或一个字节的数据，数据传输率不高，CPU时间浪费较多。
- 程序中断方式（单级中断）的基本原理、中断接口、中断处理过程
中断处理过程：
中断接口：
- DMA方式的基本原理与3种传送方式的特点
三种I/O方式示意图：
- 通道方式
