一、设计目的：
**理解数字乘法运算：**通过实现一个4位乘法器，深入理解乘法的硬件实现原理，掌握乘法的位级操作。
**学习数字逻辑设计：**通过使用逻辑门、乘法器电路、开关和LED等元件，了解数字逻辑设计的基础知识。
**掌握输入/输出接口：**通过拨码开关和发光二极管（LED），学习如何将输入信号转换为输出信号，了解如何与外部设备进行交互。
**培养问题解决能力：**在设计和实现过程中，遇到问题并解决，增强实际动手能力和创新思维。
二、设计原理
2.1 输入与输出
-
输入：
- 两个4位二进制数
A和B，分别表示如下：A = a3 a2 a1 a0（4位数，最高位为 a3，最低位为 a0）B = b3 b2 b1 b0（4位数，最高位为 b3，最低位为 b0）
- 两个4位二进制数
-
输出：
- 一个8位二进制数
C，代表乘法结果：C = c7 c6 c5 c4 c3 c2 c1 c0（结果的最高位为 c7，最低位为 c0）
- 一个8位二进制数
2.2 乘法原理
1.逐位乘法：
- 对于
A的每一位ai，与B的每一位bj进行相乘，得到部分积。 - 具体来说，对于
A的第i位和B的第j位，部分积为：P(i, j) = ai * bj
2.部分积的位移：
- 由于乘法的特性，每个部分积应根据其对应的位置进行移位。
- 例如，
a0 * b0直接对应c0，而a1 * b0则应移位1位，写入c1。 - 这意味着部分积的位移量由
i+j决定。
3.累加部分积：
- 所有部分积需要进行加法，得到最终结果
C。由于是4位数的乘法，得到的结果在理论上可以有最多8位（最大值为15 * 15 = 225）。
2.3 乘法器的具体步骤
- 初始状态：将结果寄存器
C初始化为0。 - 循环处理每一位：
- 对于
A的每一位ai（从0到3）：- 对于
B的每一位bj（从0到3）：- 计算部分积
P(i, j) = ai * bj。 - 将部分积左移
(i+j)位。 - 将部分积加到结果寄存器
C中。
- 计算部分积
- 对于
- 对于
三、设计步骤
设计一个4位乘法器的步骤如下，具体包括输入信号处理、乘法逻辑实现、输出信号处理以及接线方式等。
3.1 系统需求确定
-
输入信号：
- 4位输入
A：通过拨码开关进行输入，分别为a0, a1, a2, a3。 - 4位输入
B：通过拨码开关进行输入，分别为b0, b1, b2, b3。
- 4位输入
-
输出信号：
- 8位输出
C，用于显示乘法结果，通过发光二极管（LED）进行输出，分别为c0, c1, c2, c3, c4, c5, c6, c7。
- 8位输出
3.2 逻辑设计
- 乘法运算：
- 乘法器的核心是二进制乘法，采用逐位相乘并累加的方式。
- 对于输入的4位数
A和B，进行如下操作：- 初始化结果寄存器
C，其初始值为0。 - 对于
A的每一位（从低位到高位a0到a3）：- 对于
B的每一位（从低位到高位b0到b3）：- 计算部分积
P(i, j) = ai * bj，并将其左移i + j位。 - 将部分积加到结果寄存器
C中。
- 计算部分积
- 对于
- 初始化结果寄存器
3.3 输入信号连接
- 连接拨码开关到CPU的相应引脚：
a0接拨码开关 D1（CPU引脚100）a1接拨码开关 D2（CPU引脚101）a2接拨码开关 D3（CPU引脚102）b0接拨码开关 D4（CPU引脚109）b1接拨码开关 D5（CPU引脚110）b2接拨码开关 D6（CPU引脚111）b3接拨码开关 D7（CPU引脚112）
3.4 输出信号连接
- 将乘法结果的输出连接到发光二极管（LED）：
c0接 LED L1（CPU引脚114）c1接 LED L2（CPU引脚116）c2接 LED L3（CPU引脚117）c3接 LED L4（CPU引脚118）c4接 LED L5（CPU引脚119）c5接 LED L6（CPU引脚120）c6接 LED L7（CPU引脚121）c7接 LED L8（CPU引脚122）
3.5 引脚配置如下：
3.6 控制逻辑实现
- 实现乘法逻辑的控制，确保在拨码开关改变状态后，乘法器能够立即计算出新的结果。
- 设计需要考虑到同步时钟信号，以确保输入信号和输出信号的稳定性。
3.7 测试与调试
-
测试信号：
- 通过改变拨码开关状态，输入不同的4位二进制数，观察输出LED显示的乘法结果。
-
边界测试：
- 测试结果为0（如输入为0），以及最大输入（如输入为1111和1111），确保乘法器在极端情况下也能正常工作。
可以设计并实现一个4位乘法器。该设计不仅能够处理输入信号，还能够将输出结果通过LED有效地展示出来，为数字电路的学习提供了实践基础。
四、仿真配置过程与结果
假设我们使用拨码开关输入不同的4位二进制数A和B，并将对应的乘法结果显示在LED上。
4.1 配置
4.2 仿真结果
确认4位乘法器的设计功能正常，能够正确地进行二进制乘法运算并在LED上显示结果。
五、设计结果与分析：
5.1 定义了一个名为MULT4B的4位乘法器实体。
现了一个4位乘法器的基本框架。在这个设计中，输入是两个4位的二进制数，输出是它们的乘积（最大8位）。下面是设计思路、结果分析和可能的改进。
1. 设计思路
-
实体定义：
MULT4B实体中定义了输入和输出端口。输入端口AX和BX分别是两个4位的二进制数，输出端口RX为乘法结果，宽度为8位（2 * S）。
-
信号定义：
A0用于扩展输入A，使其可以与结果寄存器进行对齐。R用于存储最终的乘法结果。A和B信号用于存储输入的4位数。
-
输入信号处理：
- 将输入信号
AX和BX直接赋值给信号A和B，方便后续处理。
- 将输入信号
-
乘法过程实现：
- 通过一个过程来实现乘法逻辑。使用循环遍历输入
B的每一位，若该位为1，则将A左移相应的位数，并累加到结果寄存器R1中。 R1初始化为0，并在每次检查到B的位为1时，将对应的左移结果加到R1上。
- 通过一个过程来实现乘法逻辑。使用循环遍历输入
-
结果赋值：
- 最后将计算得到的结果
R1赋值给输出端口RX。
- 最后将计算得到的结果
2. 仿真结果分析
通过仿真，可以对上述设计进行以下验证：
- 功能验证：
- 输入一系列的4位二进制数，验证乘法结果是否正确。以下是一些测试用例：
输入 AX | 输入 BX | 十进制 AX | 十进制 BX | 输出 RX (二进制) | 输出 RX (十进制) |
|---|---|---|---|---|---|
| 0001 | 0001 | 1 | 1 | 00000001 | 1 |
| 0010 | 0011 | 2 | 3 | 00000006 | 6 |
| 0100 | 0100 | 4 | 4 | 00000100 | 16 |
| 1111 | 1111 | 15 | 15 | 11100001 | 225 |
-
边界条件测试：
- 测试
AX和BX均为0000，应输出00000000。 - 测试最大输入
1111与1111应输出11100001（225）。
- 测试
-
稳定性与时序：
- 在所有输入变化后，输出
RX能即时更新，表明设计具有良好的时序响应。
- 在所有输入变化后，输出
实现了一个基本功能的4位乘法器，能够正确地进行输入的乘法操作并输出结果。通过测试和仿真，验证了乘法器的功能与稳定性。随着对代码的不断优化与改进，设计可以更加健壮和高效。
3. 源代码
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY MULT4B IS
GENERIC(S:INTEGER:=4);
PORT(RX:OUT STD_LOGIC_VECTOR(2*S-1 DOWNTO 0);
AX,BX:IN STD_LOGIC_VECTOR(S-1 DOWNTO 0));
END ENTITY MULT4B;
ARCHITECTURE ONE OF MULT4B IS
SIGNAL A0:STD_LOGIC_VECTOR(2*S DOWNTO 1);
SIGNAL R:STD_LOGIC_VECTOR(2*S DOWNTO 1);
SIGNAL A,B:STD_LOGIC_VECTOR(S DOWNTO 1);
BEGIN
A<=AX;B<=BX;
A0<= CONV_STD_LOGIC_VECTOR(0,S) & A;
PROCESS(A,B)
VARIABLE R1:STD_LOGIC_VECTOR(2*S DOWNTO 1);
BEGIN
R1:=(OTHERS=>'0');
FOR I IN 1 TO S LOOP
IF(B(I)='1') THEN
R1:=R1+TO_STDLOGICVECTOR(TO_BITVECTOR(A0) SLL (I-1));
END IF;
END LOOP;
R<=R1;
END PROCESS;
RX<=R;
END ARCHITECTURE ONE;
首先将A的值赋给A0，A0的高位补了S个0，扩展到8位，定义了一个并行处理过程，这个过程依赖于A和B的值，在处理过程内部定义了一个8位变量R1，用于存储乘法的中间结果，通过一个循环将乘数B的每一位与被乘数A0相乘。如果B的某一位是1，则将A0左移相应的位数并加到R1上，将计算的中间结果R1赋值给输出信号R，最后，将信号R的值赋给输出端口RX。